专利名称：差分正交相移键控变换电路的利记博彩app
技术领域：
本发明涉及从输入数据产生差分正交相移键控(DQPSK)信号的DQPSK变换电路。
从输入数据产生DQPSK信号的DQPSK变换电路已为人们所知。日本专利申请临时公报6-252961揭示了一种π/4移位QPSK变换电路。另外，日本实用新型临时公报5-78050揭示了一种π/4DQPSK编码器。
本发明的目的是是提供一种改进的DQPSK变换电路。
按照本发明提供的第一种DQPSK变换电路包含带有输入端的并行译码电路，用来对输入数据的第一到第2N位以及通过输入端超前当前译码循环一个码元周期的一码元周期超前I和Q数据进行译码，并且并行输出当前译码循环的串行第一到第N个I和Q数据，这里，N是自然数；以及一提供电路，用来向输入端提供第N个I和Q数据，作为并行译码电路的随后的译码循环中的一码元周期超前I和Q数据。
在第一种DQPSK变换电路中，并行译码电路可以包含第一至第N个译码器，第一至第N个译码器之中的第M个译码器，对输入数据的第2M位和第(2M-1)位和第(M-1)个译码器的输出进行译码的这里，M为自然数，并且M≤N，其中，第一个译码器对一码元周期超前I和Q数据和输入数据的第一和第二位进行译码。
在第一种DQPSK变换电路中，提供电路可以包含一个保持电路，即，一个触发器电路，用来保持当前译码循环的第N个I和Q数据的值，并在随后的译码循环中输出这些值。
按照本发明提供的第二种DQPSK变换电路包含响应于表示一码元周期的时钟信号，保持并输出第一至第2N位的输入数据的值的第一触发器电路；具有输入端的并行译码电路，对通过输入端第一至第2N位的输入数据和一码元周期超前I和Q数据(这些数据超前当前译码信号一个码元周期)进行译码，并用来并行输出当前译码信号的串行第一至第N个数据，这里，N是自然数；以及响应于时钟信号的第二触发器电路，用来保持当前译码信号中的第N个I和Q数据的值，在随后的译码循环中输出这些值。
第二种DQPSK变换电路还可以包含响应于第二时钟信号的第一选择电路，用来顺序输出当前译码周期的串行第一至第N个I数据；和响应于第二时钟信号的第二选择电路，用来顺序输出当前译码周期的串行第一至第N码元周期Q数据中的一个，第二时钟信号的频率是第一时钟信号的频率的1/N。
在第二种DQPSK变换电路中，并行译码电路包含第一至第N个译码器，第一至第N个译码器之中的第M个译码器，对输入数据的第2M位和第(2M-1)位和第(M-1)个译码器的输出进行译码。这里，M是自然数，并且M≤N，其中，第一个译码器对一码元周期超前I和Q数据和输入数据的第一和第二位进行译码。
在下面结合附图对本发明作了详细描述以后，本发明的目的和特征将变得更加清楚。其中
图1是本发明第一个实施例的DQPSK调制电路的方框图；图2至图9是该实施例的信号状态表；图10描述的是该实施例的信号点位置；图11是本实施例的时序图；以及图12是图1所示并行译码器的方框图。
图中，相同或相应的元件或部件用相同的标号表示。
下面描述本发明的实施例。
图1是本发明的实施例的标号电路的DQPSK变换电路的方框图。
图1中，标号11至18表示输入码元(Xn，Yn)，(Xn+1，Yn+1)，(Xn+2，Yn+2)和(Xn+3，Yn+3)的2N个位(下文中，假设N是自然数，并且N＝4)。标号19至26表示响应于时钟信号CLK1 31同时保持输入码元(Xn，Yn)，(Xn+1，Yn+1)，(Xn+2，Yn+2)和(Xn+3，Yn+3)的触发器电路。标号29和30表示超前两个码元周期的正交信号(In-1，Qn-1)27和28的两个位。把时钟信号31提供到触发器电路19到26和29和30的输入端。
标号32表示并行译码器，用于同时从来自触发器电路19到26的输入码元的8个位和超前触发器电路29和30一个码元周期的正交信号数据同时得到当前码元正交信号(In，Qn)，(In+1，Qn+1)，(In+2，Qn+2)，(In+3，Qn+3)。标号33和34表示控制并行译码器32的输出信号的选择器。标号35表示响应于时钟信号36的控制器，用来响应于时钟信号CLK2 36控制选择器33和34。时钟信号CLK1 31是用N＝4对时钟信号CLK2 36进行分频而得到的。
图2到图9是本实施例的信号状态表。图10是示出本实施例的信号点位置的图。图11是本实施例的时序图。
下面参照图2到图9描述DQPSK变换电路的运行。在四相DQPSK调制中，信号点位置的改变如图10所示。图2到图9描述的是在输入了输入码元(Xn，Yn)，(Xn+1，Yn+1)，(Xn+2，Yn+2)和(Xn+3，Yn+3)的8个位的暂态以后的信号点位置。
假设输入码元是(LSB)010 0 0 1 1 1(MSB)Xn Yn Xn+1 Yn+1 Xn+2 Yn+2 Xn+3 Yn+3(LSB)011 0 1 0 0 1(MSB)Xn+4 Yn+4 Xn+5 Yn+5 Xn+6 Yn+6 Xn+7 Yn+7并且信号点位置处在初始状态下假设是①。下面参照图11描述该状态的运行。首先，由触发器19到26响应于时钟信号CLK1 31保持输入码元(Xn，Yn，Xn+1，Yn+1，Xn+2，Yn+2，Xn+3，Yn+3)＝(0，1，0，0，0，1，1，1)，t(In-1，Qn-1)＝(0，0)。接着，并行译码器32对触发电路19到26和29和30的输出译码，并输出正交信的当前码元(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)＝(0，1，0，1，1，1，0，0)，并且同时在当前码元输出端38到45处输出经译码的数据的四个码元。经译码的数据的四个码元从LSB(在I和Q通道信号46和47处的当前码元输出38、42)作为串行输出顺序输出。即，信号点位置以下述顺序变化①→②→②→③→①。
接着，响应于时钟信号CLK 1 31，同时由触发器19到26和29和30保持当前码元38到45(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)＝(0，1，0，1，1，1，0，0)的MSB(In+3，Qn+3)，和输入码元(Xn+4，Yn+4，Xn+5，Yn+5，Xn+6，Yn+6，Xn+7，Yn+7)＝(0，1，1，0，1，0，0，1)。接着，并行译码器32对触发器19到26和29和30的输出进行译码，并且同时并行地在当前码元输出端38到45处输出(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)＝(0，1，0，0，1，0，0，0)，作为四码元数据。响应于时钟信号CLK236产生的控制器35的输出37由选择器33和34从LSB在Ich和Qch输出端46和47顺序串行输出四码元的数据。即，信号点位置按下述顺序变化②→①→④→①。
如上所述，并行译码器32通过对一码元周期超前数据(In-1，Qn-1)和输入码元(Xn，Yn，Xn+1，Yn+1，Xn+2，Yn+2，Xn+3，Yn+3)进行译码，同时输出当前码元(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)。。
参照图2至图9，信号点位置瞬态变化如下①(初始状态)→②→②→③→①→②→①→④→①这由如下所述(In，Qn)信号输出取代
0 0(初始状态)In-1 Qn-101011100In Qn In+1 Qn+1 In+2 Qn+2 In+3 Qn+301001000In+4 Qn+4 In+5 Qn+5 In+6 Qn+6 In+7 Qn+7在该状态下，时钟信号CLK1 31的频率是时钟CLK2 36的1/N(N＝4)，N为自然数。
图12是图1所示并行译码器32的方框图。图12中，输入码元(Xn，Yn)和一码元周期超前正交信号(In-1，Qn-1)被输入到译码器50。接着，译码器50的输出被输入到译码器51，作为一码元周期超前正交信号(In-1，Qn-1)，在译码器51中，对它们与输入码元(Xn+1，Yn+1)译码。接着，译码器51的输出被输入到译码器52，作为一码元周期超前正交信号(In-1，Qn-1)，在译码器52中对它与输入码元(Xn+2，Yn+2)译码。接着，译码器52的输出被输入到译码器53，作为一码元周期超前正交信号(In-1，Qn-1)，在译码器53中，对它们和输入码元(Xn+3，Yn+3)译码。如上所述，译码器50到53同时并行输出当前码元(In，Qn，In+1，Qn+1，In+2，Qn+2，In+3，Qn+3)。即，第一个译码器50到第N个译码器53之中的第M个译码器对输入数据的第2M位和第(2M-1)位以及第(M-1)个译码器的输出译码，这里，M为自然数，并且M≤N，其中，第一个译码器50对一码元周期超前I和Q数据以及输入数据的第一位和第二位进行译码。
权利要求
1.一种DQPSK变换电路，其特征在于，它包含具有输入装置的并行译码装置，用来对通过所述输入装置输入的数据的第一到第2N位以及超前当前译码循环一个码元周期的I和Q数据进行译码，并且并行输出当前译码循环的串行第一到第N个I和Q数据，这里，N是自然数；以及提供电路，用来向所述输入装置提供所述第N个I和Q个数据，作为所述并行译码装置的随后的译码循环中的所述一码元周期超前I和Q数据。
2.如权利要求1所述的DQPSK变换电路，其特征在于，所述并行译码电路包含第一至第N个译码器，所述第一至第N个译码器之中的第M个译码器对所述输入数据的第2M位和第(2M-1)位和第(M-1)个译码器的输出进行译码，这里，M为自然数，并且M≤N，其中，所述第一个译码器对一码元周期超前I和Q数据和所述输入数据的所述第一和第二位进行译码。
3.如权利要求1所述的DQPSK变换电路，其特征在于，所述提供电路包含一个保持装置，用来保持当前译码循环的所述第N个I和Q数据的值，并在随后的译码循环中输出所述的值。
4.一种DQPSK变换电路，其特征在于，它包含第一触发器电路，它响应于表示一码元周期的时钟信号保持并输出输入数据第一至第2N位的值；具有输入装置的并行译码电路，用来对通过所述输入装置第一到第2N位的输入数据和超前当前译码循环一个码元周期的一码元周期超前I和Q数据进行译码，并用来并行输出当前译码循环的串行第一至第N个码元周期I和Q数据；以及响应于所述时钟信号的第二触发器电路，用来保持当前译码循环中的所述第N个I和Q数据的值，并输出随后译码循环中输出所述值。
5.如权利要求4所述的DQPSK变换电路，其特征在于，它还包含响应于第二时钟信号的第一选择装置，用来顺序输出当前译码周期的所述串行第一至第N个I数据中的一个；和响应于所述第二时钟信号的第二选择装置，用来顺序输出当前译码周期的所述串行第一至第N码元周期Q数据中的一个，所述第二时钟信号的频率是所述第一时钟信号的频率的1/N。
6.如权利要求4所述的DQPSK变换电路，其特征在于，所述并行译码装置包含第一至第N个译码器，所述第一个至第N个译码器之中的第M个译码器对所述输入数据的第2M位和第(2M-1)位和第(M-1)个译码器的输出进行译码，这里M位自然数，并且M≤N，其中，所述第一译码器对所述一码元周期超前I和Q数据和所述输入数据的所述第一和第二位进行译码。
全文摘要
一种DQPSK变换电路,它包含:具有输入装置的并行译码电路,用来对通过输入装置输入的数据的第一到第2N位以及超前当前译码循环一个码元周期的I和Q数据进行译码,并且并行输出当前译码循环的串行第一到第N个I和Q数据,这里,N是自然数;以及触发器电路,用来向输入装置提供所述第N个I和Q个数据,作为并行译码装置的随后的译码循环中的一码元周期超前I和Q数据。
文档编号H04L27/20GK1182320SQ9711937
公开日1998年5月20日 申请日期1997年9月30日 优先权日1996年10月4日
发明者信太和夫, 平松胜彦 申请人:松下电器产业株式会社