一种混合格式信号光纤传输装置制造方法

一种混合格式信号光纤传输装置制造方法
【专利摘要】本发明公开一种混合格式信号光纤传输装置，包括发送端、光纤通道和接收端三部分，发送端将输入的Camera?Link格式的视频图像信号和多路通用串行信号转换为光信号，通过光纤通道发送给接收端；接收端接收光信号将其并复原为原始的视频图像信号和多通道的通用串行数据信号。本发明适用于全部配置模式的Camera?Link视频图像信号和多路通用串行信号的光纤传输；通过对传输总线的复用实现不同速率的混合格式信号在单光纤通道的传输，减少了额外的光纤通道和器件的消耗。本发明的电信号转换处理和传输控制使用FPGA器件实现，在满足实际功能需求的同时减少了专用集成电路的使用，具有集成化和通用化程度高的优点，并且为进一步的功能扩展和性能升级提供了支持。
【专利说明】一种混合格式信号光纤传输装置

【技术领域】
[0001] 本发明涉及信号处理和传输【技术领域】，尤其涉及一种混合格式信号光纤传输装 置。

【背景技术】
[0002] 随着帧频和分辨率不断提高，目前视频图像采集设备的带宽能够达到每秒吉比特 (Gbps)级别，电缆难以满足超过十米距离的高速视频图像信号的可靠传输。光纤传输具有 带宽高、抗电磁干扰性能强、传输距离长的特点，现在已经逐步替代电缆在高速和长距离数 据传输中应用。
[0003] 目前国内外的光纤传输设备均针对单一格式信号传输，不能同时满足高速图像信 号和其他格式信号的实时传输，因此在实际工程中需要使用多台传输设备和多组光纤通 道，使得传输系统存在体积大、成本高并且维护困难的缺点。同时，此类高速光纤传输设备 一般采用专用集成电路设计和实现，在功能扩展、性能升级及工作环境的适应性等方面受 到局限。


【发明内容】

[0004] 为解决上述问题，本发明提供一种基于FPGA的混合格式信号光纤传输装置及传 输方法。
[0005] 本发明提供如下技术方案：一种混合格式信号光纤传输装置，包括发送端（1)、光 纤通道（2)和接收端（3);所述发送端（1)包括FPGA发送处理单元（4)、第一接插件组（5)、 光电转换单元（6)和发送时钟生成单元（7);所述光纤通道（2)包括三组单模光纤，所述光 纤通道（2)连接所述发送端（1)和所述接收端（3);所述接收端（2)包括第二接插件组（8)、 FPGA接收处理单元（9)、电光转换单元（10)和接收时钟生成单元（11);
[0006] 所述FPGA发送处理单元（4)分别与所述第一接插件组（5)和所述光电转换单元 (6)连接；所述FPGA发送处理单元（4)用于接收来自所述第一接插件组（5)的12路LVDS 电平Camera Link格式视频图像信号和10路通用串行信号并将接收的信号转换为三路CML 电平的高速串行信号，送入所述光电转换单元（6)的三组SFP光收发器；所述光电转换单元 (6) 用于将电信号转换为光信号通过所述光纤通道（2)发送到所述接收端（3);所述发送时 钟生成单元（7)分别与所述第一接插件组（5)和所述FPGA发送处理单元（4)连接，所述发 送时钟生成单元（7)用于接收来自所述第一接插件组（5)的1路LVDS像素时钟信号，经过 消除抖动处理将时钟提供给所述FPGA发送处理单元（4);
[0007] 所述FPGA接收处理单元（9)分别与所述光纤通道⑵和所述电光转换单元（10) 连接；所述电光转换单元（10)内的三组SFP光收发器用于将所述光纤通道（2)传来的三 路光信号转换为三路CML格式的高速串行信号后输入至所述FPGA接收处理单元（9);所 述FPGA接收处理单元（9)用于将三路高速串行信号处理并恢复为12路LVDS电平Camera Link视频信号、3路LVDS随路时钟信号和10路串口信号通过所述第二接插件组（8)发送 至下级；所述接收时钟生成单元（11)与所述FPGA接收处理单元（9)连接，所述接收时钟生 成单元（11)用于生成参考时钟并提供给所述FPGA接收处理单元（9)。
[0008] 可选地，如上所述的装置中，所述FPGA发送处理单元（4)包括Camera Link协议 串并转换模块（12)、第一 UART模块（13)、通道标识和缓存模块（14)、总线复用模块（15)、 倍速模块（16)和第一 GTP模块（17);所述FPGA接收处理单元（9)包括Camera Link协议 并串转换模块（18)、第二UART模块（19)、总线解复用模块（20)、降速模块（21)和第二GTP 模块（22)。
[0009] 可选地，如上所述的装置中，所述Camera Link协议串并转换模块（12)具体用于 将12路的Camera Link协议LVDS电平图像信号以1: 7的比例转换为84路LVTTL电平并 行信号；所述Camera Link协议并串转换模块（18)具体用于将84路LVTTL电平并行信号 以7:1的比例转换为12路Camera Link协议LVDS电平总线信号。
[0010] 可选地，如上所述的装置中，所述Camera Link协议串并转换模块（12)包括 输入差分转单端时钟缓冲器IBUFGDS(23)、输入差分转单端缓冲器IBUFDS(24)、延迟器 I0DLY(25)、输入解串器ISERDES(26)、锁相环PLL(27)和采样点延迟控制器（28);所述输 入差分转单端缓冲器IBUFDS(23)用于将差分数据信号转换为单端信号经过所述延迟线 I0DLY(25)输入至所述解串器ISERDES(26);所述输入差分转单端时钟缓冲器IBUFDS(23) 用于将差分像素时钟信号转换为单端像素时钟信号送入所述锁相环PLL(27);所述锁相环 PLL(27)用于生成7倍频高速采样时钟，并将其与像素时钟相位对齐后送入所述输入解串 器ISERDES(26);所述输入解串器ISERDES(26)用于完成信号的1:7解串后输出并行数据； 采样点延迟控制器（28)执行采样点搜索和调节方法，完成数据通道的延迟调节。
[0011] 可选地，如上所述的装置中，所述采样点延迟控制器（28)用于在划分单周期信号 的状态区间，通过调节数据通道的延迟和检测解串后的结果，自动搜寻合适的采样位置，将 高速采样时钟的采样沿与数据的理想采样区间对齐，保证采样时满足寄存器的建立和保持 时间；所述采样点延迟控制器（28)具体实现采样点搜索和调节的处理过程包括：计算确定 周期数据的稳定区域和不稳定区域，并将稳定区域依据片内延迟器资源的最小步长划分为 三个区间，并确定理想采样区间；复位后检测解串输出的数据，判断采样时钟沿所处位置并 选择进入粗调节模式或精调节模式；粗调节模式通过调节数据通路延迟，使采样时钟沿对 在数据的稳定区域；粗调节完成后进入精调节模式；精调节模式通过增加和减少延迟判断 采样点处于稳定区域的何种区间，并分别作出相应的延迟调节，使采样时钟沿对齐稳定区 域中部的理想采样区间；精调节完成后继续监测解串数据的结果并重复上述过程，实时调 节采样点位置。
[0012] 可选地，如上所述的装置中，所述Camera Link协议并串转换模块（18)包括输 出单端转差分缓冲器〇BUFDS(29)、输出串化器0SERDES(30)和锁相环PLL(31);所述总线 解复用模块（20)和所述降速模块（21)分别将还原后的Camera Link并行图像数据和低 速随路时钟送入所述输出串化器0SERDES(30);所述锁相环PLL(31)用于生成7倍频高速 时钟送入所述输出串化器0SERDES(30);所述输出串化器0SERDES(30)用于将并行信号按 7:1比例串行化送入所述输出单端转差分缓冲器0BUFDS(29);所述输出单端转差分缓冲 器0BUFDS(29)用于将像素时钟信号和串化后的Camera Link图像信号由单端电平转换为 LVDS差分电平输出。
[0013] 可选地，如上所述的装置中，所述总线复用模块（15)内的总线复用控制器用于控 制多路选择器完成数据总线的时分复用；所述总线复用控制器检测视频图像帧同步信号有 效状态，当图像帧同步信号有效的时候优先传输视频图像数据；当帧同步信号无效时利用 帧间无效数据的时隙传输多路低速的通用串口数据，所述总线复用控制器循环检测每路串 口数据的准备状态，实时控制总线传输缓存准备完成的串口通道数据；
[0014] 所述总线解复用模块（20)内的总线解复用控制器用于检测输入并行信号总线中 的流标识位，判断图像信号和通用串行信号的复用窗口，完成图像信号流和串行信号流的 分路操作；在通用串行信号解复用时检测通道标识位，通过分路选择器将数据切换送入各 串行信号通道。
[0015] 可选地，如上所述的装置中，所述倍速模块（16)采用FPGA发送处理单元（4)内置 的数字时钟管理单元硬核将28路并行数据随路时钟2倍频并延迟相位得到倍速后数据总 线的随路同步时钟；然后通过在单个慢时钟周期内用倍频时钟交替读取两路数据的方式将 28路数据总线合并为14路数据总线。
[0016] 可选地，如上所述的装置中，所述的FPGA发送处理单元（4)和FPGA接收处理单元 (9)的器件型号为XC5VLX50T。
[0017] 可选地，如上所述的装置中，所述发送时钟生成单元（7)和所述接收时钟生成单 元（11)采用SI5323及其外围电路。
[0018] 本发明与现有技术相比的有益效果在于：
[0019] (1)本发明的混合信号光纤传输装置能实现Camera Link格式高速视频图像信号 和10路460. 2k波特率的通用串行信号的实时光纤传输。本发明能够支持最全模式下高像 素时钟频率90Mbps，总带宽7. 56Gbps的Camera Link高速视频图像信号传输；采用单模光 纤使本装置的传输距离可达到千米级别。
[0020] (2)本发明提出一种基于FPGA的Camera Link协议解串和串化的方案，以及在解 串时自动搜索数据采样点的方法，实现了 Camera Link协议嵌入式的正确解码。该方案替 代了传统的Camera Link设备所使用的不适合工业级低温工作的DS90CR28X系列专用集 成电路，使得传输装置温度适应范围扩大；同时减少专用集成电路的使用，提高了电路可靠 性，降低了成本和功耗。
[0021] (3)本发明提出一种高速视频图像信号和低速通用串行信号对相同总线的复用和 解复用方法，实现了不同速率和不同格式信号在相同总线的融合传输和恢复，提高了通道 带宽的利用效率，缩减了光纤通道的数量。
[0022] (4)本发明用外部锁相环时钟发生器滤除Camera Link时钟的抖动，使参考时钟 满足千兆位串行收发器内时钟数据恢复单元的抖动容限；同时保证了高速串行收发器的用 户时钟和像素时钟同源的关系，简化了数据同步操作。
[0023] (5)本发明采用FPGA内置高速收发器GTP进行数字信号的高速串化和解串。该高 速收发器集成度高，功耗低且电磁干扰性能好，其可编程的控制方式方便用户按照定制化 的需要进行配置和功能扩展。
[0024] (6)本发明中的倍速模块和降速模块在保证并行信号总线带宽不变的情况下调整 了传输速率（随路时钟频率）和位宽，电路结构简单可靠，在节省了并行端口位数的同时有 效利用了 FPGA片内互联的高速特性。

【专利附图】

【附图说明】
[0025] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发 明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以 根据这些附图获得其他的附图。
[0026] 图1为本发明实施例提供的混合格式信号光纤传输装置的结构示意图。
[0027] 图2A为本发明实施例提供的混合格式信号光纤传输装置中FPGA发送处理单元的 结构示意图。
[0028] 图2B为本发明实施例提供的混合格式信号光纤传输装置中FPGA接收处理单元的 结构示意图。
[0029] 图3为本发明实施例提供的混合格式信号光纤传输装置中FPGA发送处理单元中 Camera Link协议串并转换模块12的结构示意图。
[0030] 图4为本发明实施例提供的混合格式信号光纤传输装置中FPGA发送处理单元中 Camera Link协议并串转换模块18的结构示意图。
[0031] 图5为本发明实施例中解串输入数据稳定窗口和采样时钟沿位置的示意图。
[0032] 图6为本发明实施例采用的采样点搜索和调节方法的实施流程图。
[0033] 图7为本发明实施例中倍速模块将两路低速数据合并为单路倍速数据的时序图。
[0034] 图8为本发明实施例中总线复用模块15的结构示意图。
[0035] 图9为本发明实施例中总线解复用模块20的结构示意图。

【具体实施方式】
[0036] 为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例 中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是 本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员 在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0037] 图1为本发明实施例提供的混合格式信号光纤传输装置的结构示意图。如图1所 示，本实施例的混合格式信号光纤传输装置包括发送端1、光纤通道2和接收端3 ;如图1所 示，发送端1设置在混合信号光纤发送电路板上，接收端3设置在光纤信号接收电路板上。 发送端1包括FPGA发送处理单元4、第一接插件组5、光电转换单元6和发送时钟生成单元 7 ;例如其中的第一接插件组5由两只MDR26接插件和10只串口信号接插件组成。例如光 电转换单元6由三组SFP光收发器组成，每个光收发器的最高传输速率为3. 75Gbps ;例如 发送时钟生成单元7由一片SI5323及其外围电路组成。
[0038] 光纤通道2包括三组单模光纤，即光纤通道2为三路单模光纤。光纤通道2连接 发送端1和接收端3 ;接收端2包括第二接插件组8、FPGA接收处理单元9、电光转换单元 10和接收时钟生成单元11。
[0039] FPGA发送处理单元4分别与第一接插件组5和光电转换单元6连接；FPGA发送 处理单元4用于接收来自第一接插件组5的12路LVDS电平Camera Link格式视频图像信 号和10路通用串行信号并将接收的信号转换为三路CML电平的高速串行信号，送入光电转 换单元6的三组SFP光收发器；光电转换单元6用于将电信号转换为光信号通过光纤通道 2发送到接收端3 ;发送时钟生成单元7分别与第一接插件组5和FPGA发送处理单元4连 接，发送时钟生成单元7用于接收来自第一接插件组5的1路LVDS像素时钟信号，经过消 除抖动处理将时钟提供给FPGA发送处理单元4 ;
[0040] FPGA接收处理单元9分别与光纤通道2和电光转换单元10连接；电光转换单元 10内的三组SFP光收发器用于将光纤通道2传来的三路光信号转换为三路CML格式的高速 串行信号后输入至FPGA接收处理单元9 ;FPGA接收处理单元9用于将三路高速串行信号处 理并恢复为12路LVDS电平Camera Link视频信号、3路LVDS随路时钟信号和10路串口信 号通过第二接插件组8发送至下级；接收时钟生成单元11与FPGA接收处理单元9连接，接 收时钟生成单元11用于生成参考时钟并提供给FPGA接收处理单元9。
[0041] 所述的发送端1的信号转换和处理过程如下：12对LVDS视频信号和10对通用串 行信号从接收第一接插件组5输入至FPGA发送处理单元4,为减小差分对间的偏斜，各对视 频信号的PCB布线采取等长处理。10路通用串行信号通过第一接插件组5的10个串口信 号接插件输入至FPGA发送处理单元4。FPGA发送处理单元4将输入的信号转换为三路高 速串行信号并发送至光电转换单元6。光电转换单元6将高速串行信号转换为光信号，通过 光纤发送到接收电路板即接收端3。发送时钟生成单元7为FPGA发送处理单元4提供低抖 动的时钟。
[0042] 所述的FPGA发送处理单元4是发送端的核心部分，负责信号的转换处理和传输控 制。
[0043] 所述的Camera Link协议串并转换模块12将12路LVDS电平Camera Link格式 信号转换为84路LVTTL电平并行数据信号，串并转换比为7:1，即每路LVDS差分信号解串 为7路并行信号。Camera Link协议串并转换模块包括三个相同的子模块，第一个子模块将 对应BASE型的4路LVDS信号转换为28路并行信号；第二个子模块转换对应MEDIUM型附 加的4路LVDS信号，第三个子模块转换对应FULL型附加的4路LVDS信号。
[0044] 图2A为本发明实施例提供的混合格式信号光纤传输装置中FPGA发送处理单元的 结构示意图。图2B为本发明实施例提供的混合格式信号光纤传输装置中FPGA接收处理单 元的结构示意图。如图2A所示，FPGA发送处理单元4包括Camera Link协议串并转换模块 12、第一 UART模块13、通道标识和缓存模块14、总线复用模块15、倍速模块16和第一 GTP 模块17来实现其功能。如图2B所示，FPGA接收处理单元9包括Camera Link协议并串转 换模块18、第二UART模块19、总线解复用模块20、降速模块21和第二GTP模块22来实现 其功能。
[0045] 例如，Camera Link协议串并转换模块12具体用于将12路的Camera Link协议 LVDS电平图像信号以1:7的比例转换为84路LVTTL电平并行信号；Camera Link协议并串 转换模块18具体用于将84路LVTTL电平并行信号以7:1的比例转换为12路Camera Link 协议LVDS电平总线信号。
[0046] 图3为本发明实施例提供的混合格式信号光纤传输装置中FPGA发送处理单元中 Camera Link协议串并转换模块12的结构示意图。如图3所示，Camera Link协议串并转 换模块12包括输入差分转单端时钟缓冲器IBUFGDS23、输入差分转单端缓冲器IBUFDS24、 延迟器I0DLY25、输入解串器ISERDES26、锁相环PLL27和采样点延迟控制器28 ;输入差分 转单端缓冲器IBUFDS23用于将差分数据信号转换为单端信号经过延迟线I0DLY25输入至 解串器ISERDES26 ;输入差分转单端时钟缓冲器IBUFDS23用于将差分像素时钟信号转换为 单端像素时钟信号送入锁相环PLL27 ;锁相环PLL27用于生成7倍频高速采样时钟，并将其 与像素时钟相位对齐后送入输入解串器ISERDES26 ;输入解串器ISERDES26用于完成信号 的1:7解串后输出并行数据；采样点延迟控制器28用于执行采样点搜索和调节方法，完成 数据通道的延迟调节。
[0047] 本实施例中Camera Link协议串并转换模块12设计高转换速率为630Mbps，对应 的并行数据速率为630Mbps/7 = 90Mbps。如图3所示，Camera Link协议串并转换模块18 内的IBUFDS24将差分数据信号转换为单端LVTTL电平信号。转换后的12路数据信号输入 至延迟器25 ;IBUFGDS23将LVDS差分时钟信号转换为单端时钟信号输入至锁相环PLL。延 迟器I0DLY用于精确调节路径的延时。由采样点延迟控制器28控制延迟器25的INC和CE 信号完成对数据传输的延时的增减，单位延时步长为78ps。经过延时调整后的信号输出至 解串单元。锁相环PLL27接收单端随路像素时钟并进行7倍频和相位对齐：将倍频后的时钟 HCLK和像素时钟PCLK -并提供给解串单元中的ISERDES用于解串，分别对应CLK和CLKDIV 口。4路串行总线信号由4个解串单元进行1:7解串。每个解串单元由两个ISERDES级联 构成，其中主ISERDES使用Q1到Q6作前6位输出，次ISERDES使用Q3 口作第7位输出，主 ISERDES的SF01和SF02分别与次ISERDES的SFI1和SFI2连接。4个解串单元输出共28 位LVTTL电平图像总线数据。
[0048] 采样点延迟控制器28连接I0DLY和解串单元，检测和判断解串输出的数据是否正 确和稳定，并根据所述的采样点搜寻方法通过控制信号CE和INC增减各路数据在I0DLY中 的延迟，使得采样时钟的上升沿能够对齐于数据稳定状态的中心位置。BITSLIP位滑动信号 用于调整解串边界，对于1:7解串最多滑动7次可搜寻到正确的解串边界。
[0049] 可选地，如上所述的装置中，采样点延迟控制器28用于在划分单周期信号的状态 区间，通过调节数据通道的延迟和检测解串后的结果，自动搜寻合适的采样位置，将高速采 样时钟的采样沿与数据的理想采样区间对齐，保证采样时满足寄存器的建立和保持时间。
[0050] 采样点延迟控制器28具体实现采样点搜索和调节的处理过程包括：
[0051] (1)计算确定周期数据的稳定区域和不稳定区域，并将稳定区域依据片内延迟器 资源的最小步长划分为三个区间，并确定理想采样区间；
[0052] (2)复位后检测解串输出的数据，判断采样时钟沿所处位置并选择进入粗调节模 式或精调节模式；
[0053] (3)粗调节模式通过调节数据通路延迟，使采样时钟沿对在数据的稳定区域；粗 调节完成后进入精调节t旲式；
[0054] (4)精调节模式通过增加和减少延迟判断采样点处于稳定区域的何种区间，并分 别作出相应的延迟调节，使采样时钟沿对齐稳定区域中部的理想采样区间；
[0055] (5)精调节完成后继续监测解串数据的结果并重复上述过程，实时调节采样点位 置。
[0056] 图4为本发明实施例提供的混合格式信号光纤传输装置中FPGA发送处理单元中 Camera Link协议并串转换模块18的结构示意图。如图4所示，Camera Link协议并串转 换模块18包括输出单端转差分缓冲器0BUFDS29、输出串化器0SERDES30和锁相环PLL31 ; 总线解复用模块20和降速模块21分别将还原后的Camera Link并行图像数据和低速随 路时钟送入输出串化器0SERDES30 ;锁相环PLL31用于生成7倍频高速时钟送入输出串化 器0SERDES30 ;输出串化器0SERDES30用于将并行信号按7:1比例串行化送入输出单端转 差分缓冲器OBUFDS29 ;输出单端转差分缓冲器OBUFDS29用于将像素时钟信号和串化后的 Camera Link图像信号由单端电平转换为LVDS差分电平输出。
[0057] 例如接收端3中的Camera Link协议并串转换模块18可以包含三个Camera Link 协议并串转换子模块，其将84路并行信号转换为12路LVDS电平Camera Link信号。
[0058] 每个Camera Link协议转换模块可以采用4个0SERDES单元将28路并行信号 串化为4路高速信号；PLL31将像素时钟PCLK进行7倍频并对齐相位后提供给0SERDES ; 0BUFDS29将高速信号和像素时钟信号的LVTTL电平转换为LVDS电平后送出。
[0059] 可选地，本实施例中的FPGA发送处理单元（4)和FPGA接收处理单元（9)器件型 号可以采用XC5VLX50T型号的FPGA器件型。
[0060] 可选地，本实施例中的发送时钟生成单元7和接收时钟生成单元11采用SI5323 及其外围电路。
[0061] 图5为本发明实施例中解串输入数据稳定窗口和采样时钟沿位置的示意图，描述 了输入解串器ISERDES26的采样数据的时序。如图5所示，T表示数据的一个周期，输入解 串器ISERDES26在时钟的上升沿采样数据。以像素时钟为设计最高值90MHz为例进行说 明：Camera Link串行数据速率为630Mbps，T为1.59ns ;Tremk表示数据不稳定状态的时间间 隔，包括三个部分：其中Tpj为锁相环带来的抖动，最大值0. 179ns ;Tsh是ISERDES的建立和 保持时间，典型值是〇. 34ns ;1^"表示不同差分对间的固定偏斜，最大值为0. 182ns ;则T,smk =Tpj+Tsh+Tskew = 0. 701ns。表明采样时钟沿需要对齐于图中宽度为T-Tremk = 1. 59-0. 701 =0. 889ns的Te区域内才能保证正确地采样数据。Te区域划分为L(左边缘）、C(中间）、 R(右边缘）三个区域，理想的采样点位于T e的中间C区域，左右边缘区域宽度约为0. 3ns， 略小于整数个ISERDES的单位延迟步长（78psX4 = 0. 312ns)。在处于其他工作频率时，Te 区域的划分方式与上述过程相似，确保左右边缘区域宽度低于可选的整数个ISERDES单位 延迟步长。
[0062] 所述的采样点延迟控制器28,其原理是根据检测解串的数据来实时地调整信号延 迟进而得到合适的采样点。如图6所示，为本发明实施例采用的采样点搜索和调节方法的 实施流程图，具体如下：
[0063] (1)复位后首先检测判断解串输出的数据是否正确和稳定。Camera Link信号总线 中有三路信号是具有关联时序的同步控制信号，分别为帧同步信号FVAL、行同步信号LVAL 和数据有效信号DVAL，具有如下逻辑关系：DVAL = FVAL and LVAL。当检测到信号满足该 逻辑关系，并且FVAL具有固定上升沿出现时即可表明解串数据正确。与一般的发送训练码 模式相比，该检测方式具有实时性强的优点，可在正常传输数据时持续监测解串的结果。
[0064] (2)当检测解串数据正确，说明采样时钟沿对在Te区域，状态机跳转直接进入精调 节状态；如果步骤1检测数据有错误，说明采样时钟沿对在T_ k区域，进入粗调节状态：将 数据减少延迟10个步长，使采样时钟沿对齐于Te区域。
[0065] (3)精调节模式的目的是将采样时钟沿对齐在?；的中部C区间。首先将数据减少 延迟4个步长，再跳回检测状态检测输出数据。因为4个步长超过了 R区间宽度，如果检测 结果错误，说明原来的时钟在该步调节前沿处于R区间，因此加上8个步长就能将时钟沿对 在C区间。如果检测正确，说明原来的时钟沿处于L区间或已经处于C区间。
[0066] (4)将数据增加延迟4个步长，再进行检测：如果检测通过，说明采样时钟沿在该 步调节前处在C区间，则减少4个步长恢复到C区间；如果检测指示错误，说明采样时钟沿 在该步调节前处在L区间，再将数据减少延迟8个步长可将时钟沿对在C区间。
[0067] (5)完成以上步骤后保证了一般情况下时钟沿对齐在C区间，由于数据不稳定区 域T_k是最大估计，即有采样时钟沿对齐在T_k窗口内边沿时解串正确，但环境温度变化、 电压波动等状况可能会出现解串错误的情况，因此需要回跳至检测模式继续检测。
[0068] 经过上述步骤处理后，Camera Link协议串并转换模块将12路LVDS总线信号转 换为84路并行信号，并将对应于BASE模式的28位信号送入总线复用模块15 ;将对应于 Medium和Full模式的56位并行信号直接送入倍速模块。
[0069] 所述的UART模块13将10路460. 8k波特率的串行口信号进行串并转换，单路通 用串行信号转换为8bit有效数据位和lbit校验位共9位并行数据。
[0070] 所述的通道标识和缓存模块14对10个通道已经并行化的串口信号分别编号标识 以便于接收端解复用。标识后10位信号总线位宽增加为13位，其中高4位是通道标识位。 通道标识和缓存模块14使用异步FIFO实现从低频率串口时钟到高频率像素时钟的跨时钟 域的缓存操作。对于460. 8k波特率的标准通用串口信号，包含起始位和停止位，每秒最多 传输460. 8k/10 = 46. 08k字节的并行数据。考虑极端情况下当图像数据有效（FVAL为高） 时也持续收到10路通用串行数据，由于需要优先传输实时性要求更高的视频信号，所以每 路串行信号的缓存单元的异步FIFO深度需要大于一帧图像时间（1.5ms)的串口数据量，因 此通道标识和缓存模块14中的异步FIFO的深度为[1. 5八1/46. 08)] = 70字节。FIFO的 读取数据率（像素时钟频率为80MHz)与写入串口数据率之比为[80M/46. 08k] = 1736 > 70X10 = 700,表明10路FIFO缓存的共700组数据以80MHz的频率能够在一个串口时钟 周期内发送完毕，所以不用考虑依次读取不同通道串口数据带来的附加FIFO缓存深度，即 FIFO深度选择大于70的整数值即可。
[0071] 工程实际使用的视频图像采集设备在处于最高帧频和最大分辨率工作状态下时 图像信号的带宽为6. 4Gbps，低于光纤传输装置的带宽L 56Gbps ;且并行图像信号总线的 数据仅在帧同步信号FVAL为高电平时才为有效，FVAL脉宽为1.5ms，两帧间的无效数据窗 口宽度约为〇. 8ms，均表明并行总线有余量进行其余低速信号的传输。
[0072] 图7为本发明实施例中倍速模块将两路低速数据合并为单路倍速数据的时序图。 倍速模块将低速随路时钟CLK二倍频并正移相位90度得到倍速时钟CLK2X，在单个低速时 钟周期内用倍速时钟依次采集第一路低速数据和第二路低速数据各一位得到倍速数据，据 此循环操作后两路低速的数据就合成为一路高速的数据，实现了输出总线位宽减半，传输 频率提高一倍。倍速时钟的90度移相为采集低速数据留下了足够的寄存器保持时间余量， 保证了在采样时两路低速数据已经稳定。倍速后的信号经过GTP收发器的用户时钟同步后 送入第一 GTP模块17。
[0073] 所述的第一 GTP模块17是FPGA内的可编程高速收发器硬核，具有配置灵活和电 磁兼容性好等优点。第一 GTP模块17完成对并行数据信号的编码、串化、倍频，将三组混合 格式并行数据信号转换为三路CML电平的高速串行信号发送到电光转换单元6。实际使用 中视频图像采集设备像素时钟为80MHz，工作模式为FULL，倍速因子为2,经8B10B编码后 端口扩展为20,则单路串行信号速率达到80MHz X 2X20 = 3. 2Gbps。电光转换单元6三组 SFP将三路CML电平的串行电信号转换为三路光信号，通过单模光纤发送到混合信号光纤 传输接收电路板。SI5323将像素时钟滤除抖动后提供给第一 GTP模块17,保证其内部的时 钟数据恢复单元具备低于抖动容限的参考时钟。由于第一 GTP模块17生成的用户时钟和 像素时钟是同源时钟，不存在非同源时钟的微小频差问题，在将总线信号输入至高速收发 器时只需要通过简单的同步，避免了复杂的异步缓存操作和附加的信号延迟。
[0074] 如图1所示，混合信号光纤传输装置接收端3包括第二接插件组8、电光转换单元 10和接收时钟生成单元11 :其中第二接插件组8由两只MDR26接插件和10只串口接插件 组成；电光转换单元10由三组SFP光收发器组成；接收时钟生成单元11由一片SI5323及 其外围电路组成。
[0075] 所述的接收端3是发送端1的逆向过程，即将光信号恢复还原为LVDS格式Camera Link视频信号和10路串口电信号。电光转换单元10将通过光纤输入的光信号转换为三路 CML格式的高速串行信号并输入至FPGA接收处理单元9。FPGA接收处理单元9将三路高速 串行信号处理后还原为15路（12路数据和3路时钟）LVDS电平Camera Link视频信号和 10路串口信号，通过第二接插件组8发送至下级。接收时钟生成单元11由一片SI5323通 过独立的晶体时钟源生成低抖动时钟提供给高速收发器作参考时钟。
[0076] 如图2所示，所述的FPGA接收处理单元9包括Camera Link协议并串转换模块18、 第二UAR T模块19、总线解复用模块20、降速模块21、第二GTP模块22。第二GTP模块22 将CML格式的高速串行信号转换为三组16位GTP并行数据流，随后通过降速模块21将三 组14位（GTP输出的16位中含2个冗余位）的并行数据流传输速率（随路时钟频率）减 半且端口数加倍，恢复为三组28位像素时钟同步的并行数据。
[0077] 图8为本发明实施例中总线复用模块15的结构示意图。如图8所示，总线复用 模块15包含总线复用控制器32和多路选择器33。图8描述了总线复用模块15的功能单 元、信号流向和复用时序。总线复用控制器32控制多路选择器33,完成图像数据和多通道 串口数据对传输总线的时分复用。复用的具体过程如下：复用控制器检测帧同步信号FVAL 的状态：FVAL处于高电平时通过多路选择器将总线切换至发送图像数据；处于低电平时则 切换至发送串口数据流。在发送串口数据时，总线复用控制器循环检测自通道标识和缓存 模块14输入的10路缓存准备信号，发现缓存准备信号有效时就将输出总线切换到该通道 发送串口数据。由于图像数据不会出现FVAL无效同时LVAL有效的情况即{FVAL，LVAL}= " 01"，因此将串口数据流对应图像数据流的FVAL和LVAL位增加两位流标识位且赋值" 01"， 这样接收端通过检测流标识位就能够区分图像数据和串口数据。标识处理后串口数据流位 宽共计15位，与28位图像数据的低13位和FVAL(第25位）、LVAL(第26位）复用，传输 串口数据时冗余位设置为0。复用后的28位总线信号输入至倍速模块16。
[0078] 本实施例中的总线复用模块15内的总线复用控制器32用于控制多路选择器33 完成数据总线的时分复用；总线复用控制器32检测视频图像帧同步信号有效状态，当图像 帧同步信号有效的时候优先传输视频图像数据；当帧同步信号无效时利用帧间无效数据的 时隙传输多路低速的通用串口数据，总线复用控制器32循环检测每路串口数据的准备状 态，实时控制总线传输缓存准备完成的串口通道数据。
[0079] 可选地，本实施例中的倍速模块16采用FPGA发送处理单元（4)内的数字时钟管 理单元将28路并行数据随路时钟2倍频并延迟相位得到倍速后数据总线的随路同步时钟； 然后通过在单个慢时钟周期内用倍频时钟交替读取两路数据的方式将28路数据总线合并 为14路数据总线。
[0080] 具体地，本实施例中的倍速模块16将并行数据总线速率提高一倍（即随路时钟频 率提高一倍）；总线位宽缩小一半。单组28路的视频总线经过倍速模块16处理后位宽缩 短为14路，能够匹配GTP模块有限的端口位宽（单个GTP最大位宽16位）并且有效利用 了 FPGA的高频处理特性。三组28路并行总线信号经过倍速模块后转换为三组14路并行 总线信号；随路的像素时钟频率加倍。
[0081] 图9为本发明实施例中总线解复用模块20的结构示意图。如图9所示，总线解复 用模块20包括解复用控制器34和分路选择器35 :解复用控制器检测第一组28位并行总 线信号中的流标识位，实时区分图像信号和并行化的通用串行信号的复用窗口，并完成解 复用操作，将图像信号和并行化的通用串行信号分别输入至Camera Link并串协议转换模 块18和第二UART19模块；在串口数据传输解复用时检测串口通道标识位，通过分路选择器 将数据送入第二UART19模块内的各通用串行收发器。第二UART模块19将数据转换为标 准的460. 8k波特率通用串行信号通过10 口输出至第二接插件组8。本实施例中的总线解 复用模块20内的总线解复用控制器34用于检测输入并行信号总线中的流标识位，判断图 像信号和通用串行信号的复用窗口，完成图像信号流和串行信号流的分路操作；在通用串 行信号解复用时检测通道标识位，通过分路选择器35将数据切换送入各串行信号通道。 [〇〇82] 最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽 管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然 可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替 换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精 神和范围。
【权利要求】
1. 一种混合格式信号光纤传输装置，其特征在于：包括发送端（1)、光纤通道（2)和接 收端（3);所述发送端（1)包括FPGA发送处理单元（4)、第一接插件组（5)、光电转换单元 (6)和发送时钟生成单元（7);所述光纤通道（2)包括三组单模光纤，所述光纤通道（2)连 接所述发送端（1)和所述接收端（3);所述接收端（2)包括第二接插件组（8)、FPGA接收处 理单元（9)、电光转换单元（10)和接收时钟生成单元（11); 所述FPGA发送处理单元（4)分别与所述第一接插件组（5)和所述光电转换单元（6) 连接；所述FPGA发送处理单元（4)用于接收来自所述第一接插件组（5)的12路LVDS电平 Camera Link格式视频图像信号和10路通用串行信号并将接收的信号转换为三路CML电平 的高速串行信号，送入所述光电转换单元（6)的三组SFP光收发器；所述光电转换单元（6) 用于将电信号转换为光信号通过所述光纤通道（2)发送到所述接收端（3);所述发送时钟 生成单元（7)分别与所述第一接插件组（5)和所述FPGA发送处理单元（4)连接，所述发送 时钟生成单元（7)用于接收来自所述第一接插件组（5)的1路LVDS像素时钟信号，经过消 除抖动处理将时钟提供给所述FPGA发送处理单元（4); 所述FPGA接收处理单元（9)分别与所述光纤通道（2)和所述电光转换单元（10)连 接；所述电光转换单元（10)内的三组SFP光收发器用于将所述光纤通道（2)传来的三路光 信号转换为三路CML格式的高速串行信号后输入至所述FPGA接收处理单元（9);所述FPGA 接收处理单元（9)用于将三路高速串行信号处理并恢复为12路LVDS电平Camera Link视 频信号、3路LVDS随路时钟信号和10路串口信号通过所述第二接插件组（8)发送至下级； 所述接收时钟生成单元（11)与所述FPGA接收处理单元（9)连接，所述接收时钟生成单元 (11)用于生成参考时钟并提供给所述FPGA接收处理单元（9)。
2. 根据权利要求1所述的装置，其特征在于，所述FPGA发送处理单元（4)包括Camera Link协议串并转换模块（12)、第一 UART模块（13)、通道标识和缓存模块（14)、总线复用 模块（15)、倍速模块（16)和第一 GTP模块（17);所述FPGA接收处理单元（9)包括Camera Link协议并串转换模块（18)、第二UART模块（19)、总线解复用模块（20)、降速模块（21) 和第二GTP模块（22)。
3. 根据权利要求2所述的装置，其特征在于，所述Camera Link协议串并转换模块（12) 具体用于将12路的Camera Link协议LVDS电平图像信号以1:7的比例转换为84路LVTTL 电平并行信号；所述Camera Link协议并串转换模块（18)具体用于将84路LVTTL电平并 行信号以7:1的比例转换为12路Camera Link协议LVDS电平总线信号。
4. 根据权利要求2所述的装置，其特征在于，所述Camera Link协议串并转换模块（12) 包括输入差分转单端时钟缓冲器IBUFGDS(23)、输入差分转单端缓冲器IBUFDS(24)、延迟 器IODLY(25)、输入解串器ISERDES(26)、锁相环PLL(27)和采样点延迟控制器（28);所述 输入差分转单端缓冲器IBUFDS(23)用于将差分数据信号转换为单端信号经过所述延迟线 IODLY(25)输入至所述解串器ISERDES(26);所述输入差分转单端时钟缓冲器IBUFDS(23) 用于将差分像素时钟信号转换为单端像素时钟信号送入所述锁相环PLL(27);所述锁相环 PLL(27)用于生成7倍频高速采样时钟，并将其与像素时钟相位对齐后送入所述输入解串 器ISERDES(26);所述输入解串器ISERDES(26)用于完成信号的1:7解串后输出并行数据； 采样点延迟控制器（28)执行采样点搜索和调节方法，完成数据通道的延迟调节。
5. 根据权利要求4所述的装置，其特征在于，所述采样点延迟控制器（28)用于在划分 单周期信号的状态区间，通过调节数据通道的延迟和检测解串后的结果，自动搜寻合适的 采样位置，将高速采样时钟的采样沿与数据的理想采样区间对齐，保证采样时满足寄存器 的建立和保持时间；所述采样点延迟控制器（28)具体实现采样点搜索和调节的处理过程 包括：计算确定周期数据的稳定区域和不稳定区域，并将稳定区域依据片内延迟器资源的 最小步长划分为三个区间，并确定理想采样区间；复位后检测解串输出的数据，判断采样时 钟沿所处位置并选择进入粗调节模式或精调节模式；粗调节模式通过调节数据通路延迟， 使采样时钟沿对在数据的稳定区域；粗调节完成后进入精调节模式；精调节模式通过增加 和减少延迟判断采样点处于稳定区域的何种区间，并分别作出相应的延迟调节，使采样时 钟沿对齐稳定区域中部的理想采样区间；精调节完成后继续监测解串数据的结果并重复上 述过程，实时调节采样点位置。
6. 根据权利要求2所述的装置，其特征在于，所述Camera Link协议并串转换模块（18) 包括输出单端转差分缓冲器〇BUFDS(29)、输出串化器0SERDES(30)和锁相环PLL(31);所述 总线解复用模块（20)和所述降速模块（21)分别将还原后的Camera Link并行图像数据和 低速随路时钟送入所述输出串化器0SERDES(30);所述锁相环PLL(31)用于生成7倍频高 速时钟送入所述输出串化器0SERDES(30);所述输出串化器0SERDES(30)用于将并行信号 按7:1比例串行化送入所述输出单端转差分缓冲器OBUFDS (29);所述输出单端转差分缓冲 器OBUFDS(29)用于将像素时钟信号和串化后的Camera Link图像信号由单端电平转换为 LVDS差分电平输出。
7. 根据权利要求2所述的装置，其特征在于，所述总线复用模块（15)内的总线复用控 制器用于控制多路选择器完成数据总线的时分复用；所述总线复用控制器检测视频图像帧 同步信号有效状态，当图像帧同步信号有效的时候优先传输视频图像数据；当帧同步信号 无效时利用帧间无效数据的时隙传输多路低速的通用串口数据，所述总线复用控制器循环 检测每路串口数据的准备状态，实时控制总线传输缓存准备完成的串口通道数据； 所述总线解复用模块（20)内的总线解复用控制器用于检测输入并行信号总线中的流 标识位，判断图像信号和通用串行信号的复用窗口，完成图像信号流和串行信号流的分路 操作；在通用串行信号解复用时检测通道标识位，通过分路选择器将数据切换送入各串行 信号通道。
8. 根据权利要求2所述的装置，其特征在于，所述倍速模块（16)采用FPGA发送处理单 元（4)内置的数字时钟管理单元硬核将28路并行数据随路时钟2倍频并延迟相位得到倍 速后数据总线的随路同步时钟；然后通过在单个慢时钟周期内用倍频时钟交替读取两路数 据的方式将28路数据总线合并为14路数据总线。
9. 根据权利要求1-8任一所述的装置，其特征在于，所述的FPGA发送处理单元（4)和 FPGA接收处理单元（9)的器件型号为XC5VLX50T。
10. 根据权利要求1-8任一所述的装置，其特征在于，所述发送时钟生成单元（7)和所 述接收时钟生成单元（11)采用SI5323及其外围电路。
【文档编号】H04B10/25GK104113740SQ201410364473
【公开日】2014年10月22日 申请日期:2014年7月28日 优先权日:2014年7月28日
【发明者】曾瀚, 周国忠, 杜升平, 安涛 申请人:中国科学院光电技术研究所