专利名称：信号均衡装置及其方法
技术领域：
本发明是关于一种数字均衡器，特别是一种信号均衡装置及其方法。
背景技术：
串行连接使用在许多应用中，例如:光学通信。参阅图1，串行连接100包含传输器110、传输媒介120及接收器130。传输器110使用二阶信号方法传送第一信号SI至传输媒介120的第一端121以表示依照第一时脉CLKl定时的第一序列二位元数据串流D1。第一信号SI沿着传输媒介120往复，并且当第一信号SI到达传输媒介120的第二端122时，第一信号SI进化为第二信号S2。第二信号S2是连续时间信号。接收器130于传输媒介120的第二端122接收第二信号S2。接收器130包含均衡器132及时脉数据回复(clock data recovery ;Q)R)装置131。均衡器132用以接收第二信号S2，且输出第三信号S3。时脉数据回复装置131通过撷取第三信号S3的时序而产生第二时脉CLK2，并且使用第二时脉CLK2取样第三信号S3，藉以产生第二序列二位元数据串流D2 ο除了延迟，当时脉数据回复装置131正确地作用时，第二序列二位元数据串流D2本质上匹配于第一序列二位元数据串流Dl。均衡器132的目的为修正因传输媒介120的色散(dispersion)所造成的第二信号S2的失真。图2为第一信号S1、第二信号S2及第三信号S3的波形示意图。第一信号SI为典型的NRZ (不归零)波形。NRZ波形若不是第一电平(I)就是第二电平(-1)。其中，第一电平和第二电平分别代表“I”和“O”的二位元数据。第二信号S2因传输媒介120的色散而失真，因此第二信号S2完全不同于第一信号SI。尤其，当第一信号SI经历连续符号改变后，即无法到达满电平，如图2中所示的波形201与波形202之间的波形差异。均衡器132用于修正失真，以致于第三信号S3可较像第一信号SI，如图2中所示的波形201与波形203之间的相似性。不过，均衡器132是一个模拟电路，其易受因制造过程、温度及电路供应电压所造成的变化影响。因此，提供用以修正因传输媒介的色散所造成的失真的数字均衡器为一亟待解决的议题。
发明内容
有鉴于此，本发明的目的在于提供一种信号均衡装置以及一种信号均衡方法，以修正因传输媒介的色散所造成的失真。本发明提出一种信号均衡装置，包含串行至并行过取样器及均衡电路。串行至并行过取样器设置以接收输入信号，且输出第一多位元数据。均衡电路耦接至串行至并行过取样器，均衡电路设置以接收第一多位元数据、移除第一多位元数据中频繁转变的状况以产生修改的第一多位元数据、建立点出修改的第一多位元数据的数据转变的索引的列表、依序检查由在列表上的各个入口索引的数据的对应的运行长度、若对应的运行长度过长或过短时，修改关联数据以增长或缩短对应的运行长度，及输出第二多位元数据。在一实施例中，一种信号均衡方法，包含下列步骤:接收一信号，并以高于嵌于此信号的数据速率的取样率取样此信号以产生第一多位元数据，接着，移除第一多位元数据中频繁转变的状况，而产出修改的第一多位元数据，并建立多个索引的列表，其中此些索引点出修改的第一多位元数据的数据转变，及依序检查由在列表上的各个入口索引的数据的对应的运行长度。其中，若各对应的运行长度过长或过短时，修改关联数据以增长或缩短对应的运行长度。最后，输出第二多位元数据。以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所揭示的内容、权利要求及附图，任何本领域技术人员可轻易地理解本发明相关的目的及优点。
图1为串行连接的功能区块图。图2为图1的串行连接的波形的示意图。图3为本发明一实施例的串行连接接收器的示意图。图4A为本发明的串行连接接收器的串行至并行过取样器的一实施例的示意图。图4B为图4A的串行至并行过取样器的示范性的时序图。图5A为图4A的串行至并行过取样器的示范性的理想波形图。图5B为图4A的串行至并行过取样器的示范性的实际波形图。其中，附图标记说明如下:100串行连接110传输器120传输媒介121 第一端122 第二端130接收器131时脉数据回复装置132均衡器SI第一信号S2第二信号S3第三信号Dl第一序列二位元数据串流D2第二序列二位元数据串流CLKl 第一时脉CLK2 第二时脉201 波形202 波形203 波形300串行连接接收器
310串行至并行过取样器320均衡电路321 输入接口322转变检测逻辑323气泡消除逻辑324运行长度修正逻辑325数据存储器326运行长度检测逻辑327转变存储器328 输出接口330时脉数据回复单元S 信号BI第一多位元数据B2第二多位元数据B3第三多位元数据CLK3第三时脉400串行至并行过取样器410多相取样器411-414数据正反器420同步器421-424数据正反器CLKl [O]-CLKl [19]相位BI [O]-BI [19]位元Q [O]-Q [19]中间数据位元501气泡状况Λ间隔T 周期
具体实施例方式以下的详细描述参阅附图，通过
，揭示本发明各种可实行的实施例。所记载的实施例明确且充分揭示，使所属技术领域中技术人员能据以实施。不同的实施例间并非相互排斥，某些实施例可与一个或一个以上的实施例进行合并而成为新的实施例。因此，下列详细描述并非用以限定本发明。根据本发明的数字均衡电路是基于过取样具有串行数据串流的输入信号。于串行连接接收器上的过取样定义为以高于嵌入输入信号的串行数据串流的数据速率的取样率取样输入信号；而过取样率则是定义为在取样率与串行数据串流的数据率之间的比率。举例来说，对于每秒十亿位元(Giga bit)的串行连接的接收器，当是以每秒五十亿位元样本的速率取样输入信号时，则使用5的过取样率。图3为使用根据本发明一实施例的均衡电路的串行连接接收器300的功能区块图。串行连接接收器300包含串行至并行(serial-to-parallel ;S/P)过取样器310、均衡电路320及时脉数据回复(⑶R)器330。串行至并行过取样器310用以接收信号S，且依照第一时脉CLKl的时序输出第一多位元数据BI。换言之，串行至并行过取样器310依照第一时脉CLKl的时序将信号S转换成第一多位元数据BI。本发明的一实施例中，串行至并行过取样器310的取样率是比与信号S相关的一数据速率高5倍以产生一第一多位元数据BI。但本发明不以此为限，串行至并行过取样器310的取样率可依实际需求而调整。 均衡电路320耦接至串行至并行过取样器310，均衡电路320用以接收第一多位元数据BI并存入数据存储器325，若均衡电路320发现到第一多位元数据BI具有频繁转变的状况，则修改数据存储器325的第一多位元数据BI以移除此频繁转变的状况，以及通过从数据存储器325依照第二时脉CLK2的时序输出第二多位元数据B2。换言之，若均衡电路320发现到频繁转变的状况，则移除第一多位元数据BI中频繁转变的状况以产生修改的第一多位元数据BI，及建立点出修改的第一多位元数据BI的数据转变的索引的列表，并依序检查由在列表上的各个入口索引的数据的对应的运行长度，及若对应的运行长度过长或过短时，修改关联数据以增长或缩短对应的运行长度。其中，索引的列表可为一个或多个。时脉数据回复单元330用以接收第二多位元数据B2，且依照第三时脉CLK3的时序输出第三多位元数据B3。以下进行串行连接接收器300的详细描述。图4A是描绘适用于体现图3的串行至并行过取样器310的一实施例，即串行至并行过取样器400。于此，串行至并行过取样器400仅是一个实施态样。对于熟悉数字电路设计的人士而言，尚有 许多实施方式可不同于图4A的电路架构。例如:利用微处理器(microprocessor) 、微控制器(microcontroller)、FPGA芯片配合相对应的软件(software)、固件(firmware)便可完成上述的功能，又例如:使用硬件描述语言(例如:Verlog, VHDL)依据上述的逻辑描述而可完成一数字电路以完成图3的串行至并行过取样器310的功能，而无须相同于如图4A的架构。请参阅图4A，串行至并行过取样器400包含多相取样器410及同步器420。多相取样器410接收信号S，同步器420耦接至多相取样器410，及同步器420输出第一多位元数据BI。多相取样器410用以使用第一时脉CLKl的多相位时脉取样信号S，而分别产生多个中间数据位元Q
_Q[19]，其中第一时脉CLKl的多相位时脉具有多个均布相位。同步器420，用以使用多相位时脉的相位以取样此多个中间数据位元Q
-Q[19]而产生第一多位元数据BI。其中，均布相位表示相邻的二相位之间具有时间间隔来均匀地时间位移，以致于每一相位的间隔相等(如图4B所示的间隔Λ)。以下举例说明，但不限于此，以过取样率为5体现，并且将第一时脉CLKl的20个相位使用于多相取样器410。于此,将第一时脉CLKl的20个相位分别标记为CLKl
、CLKl [I] ,CLKl [2]、…及 CLKl [19]。多相取样器 410 分别依照第一时脉 CLKl
,CLKl [I]、CLKl [2]、…、CLKl [19]使用 20 个数据正反器(data flip flop ;DFF)411_414 取样信号 S，而分别产生20个中间数据位元Q
、Q[l]、Q[2]，…、Q[19]。同步器420分别依照第一时脉CLKl的20个时脉相位中之一(例如:相位CLKl
)使用20个数据正反器421-424同步20个中间数据位元Q
、Q[1]、Q[2]、…、Q[19]的时序，以产生第一多位元数据BI。第一多位元数据BI包含20个位元BI [O] ,BI [I] ,BI [2]、…、B[19]。于此，是将信号S转换成一组第一多位元数据BI，例如:一组20个位元。图4B是第一时脉CLKl的示范性的时序图。第一时脉CLKl的周期为T。请参阅图 4B，第一时脉 CLKl 的 20 个相位 CLKl [O]、CLKl [I]、CLKl [2]、…、CLKl [19]是以相邻的二相位之间具有时间间隔Λ来均匀地时间位移。其中，间隔Λ等于周期T除以20，即间隔Δ =Τ/20。在此，以使用5的过取样率为例，携带在信号S中的二位元数据串流的一单位间距为5倍的间隔Λ(Β卩，5Χ Λ)。因此，二位元数据串流的每一位元相对产生5个样本。换句话说，20位元数据(第一多位元数据BI)的每一区块涵盖嵌入在信号S中的数据串流的4个位元。请再参阅图3，均衡电路320接收第一多位元数据BI，且输出第二多位元数据Β2。对于熟悉数字电路设计的人士而言，均衡电路320尚有许多实施方式可不同于图3的电路架构。例如:利用微处理器(microprocessor)、微控制器(microcontroller)、或FPGA芯片配合相对应的软件(software)、或固件(firmware)便可完成上述的功能,又例如:使用硬件描述语言(例如:Verlog、VHDL)依据上述的逻辑描述便可完成一数字电路以完成图3的均衡电路320的功能。在一实施例中，均衡电路320包含下列功能单元:输入接口 321、转变检测逻辑322、气泡消除逻辑323、运行长度修正逻辑324、运行长度检测逻辑326及输出接口 328。均衡电路320亦可具有数据存储器325用以储存数据，及转变存储器327用以储存数据转变的索引。输入接口 321用以接收第一多位元数据BI，连接数据存储器325，并输入接口 321用以将第一多位元数据BI储存至数据存储器325，及数据存储器325用以储存第一多位元数据BI。气泡消除逻辑323连接数据存储器325，并气泡消除逻辑323用以修改数据存储器325，以移除数据频繁转变的状况，而以产生修改的第一多位元数据BI。转变检测逻辑322连接数据存储器325及转变存储器327，并转变检测逻辑322检测数据存储器325中的数据转变，并将数据转变的索引储存至转变存储器327，及维持发现到的数据转变的计数值(如后所述的k值)。转变存储器327用以储存数据转变的索引。基此，转变存储器327建立点出修改的第一多位元数据BI的数据转变的索引的列表。运行长度检测逻辑326连接数据存储器325、转变存储器327及运行长度修正逻辑324，并运行长度检测逻辑326用以检测与各数据转变相关的对应的运行长度。在一实施例中，运行长度检测逻辑326可检测与维持于转变存储器327中各个入口相关的运行长度。其中，各数据转变相关的运行长度为在转变存储器327的入口的值及转变存储器327的前一入口的值之间的差。也就是说，运行长度检测逻辑326依序检查由在列表上的各个入口索引的数据的对应的运行长度。在一实施例中，运行长度检测逻辑326若运行长度小于嵌入信号S的数据速率与取样速率之间的比率，则判断运行长度太小 。于此，经由运行长度修正逻辑324修正运行长度。若发现短运行长度，则运行长度修正逻辑324修改数据存储器325以增长运行长度，即加长数据的短运行，而若发现长运行长度，则运行长度修正逻辑324修改数据存储器325以缩短运行长度，即缩短数据的长运行。输出接口 328连接数据存储器325，并输出接口 328用以输出数据存储器325中的第二多位元数据B2。上文所提及的范例中，第一多位元数据BI为从信号S的5倍过取样所产生的20位元数据，且以下亦使用此范例来说明此多种功能。当均衡电路320接收第一多位元数据BI时，均衡电路320经由输入接口 321将第一多位元数据BI储存于数据存储器325，以覆写先前储存于数据存储器325的值。S卩，均衡电路320以输入接口 321推移第一多位元数据BI至该数据存储器325的最后部分。其中，移动数据存储器325的最后区块的数据至数据存储器325的倒数第二区块，并储存第一多位元数据BI至数据存储器325的最后区块。以下举例说明，但不限于此，在一实施例中，第一时脉CLKl等同于第二时脉CLK2、第一多位元数据BI为20位元数据BI [19:0]，且40位元的存储器用以实现数据存储器325。于此，40位元的存储器表示为M[39:0]。输入接口 321的功能是依照如下述的以C语言编写的算法:
权利要求
1.一种信号均衡装置，包含: 一串行至并行过取样器，设置以接收一输入信号，且输出一第一多位兀数据；及 一均衡电路，耦接至该串行至并行过取样器，设置以接收该第一多位元数据、移除该第一多位元数据中一频繁转变的状况以产生一修改的第一多位元数据、建立点出该修改的第一多位元数据的数据转变的索引的一列表、依序检查由在该列表上的各个入口索引的数据的对应的一运行长度、若对应的该运行长度过长或过短时，修改关联数据以增长或缩短对应的该运行长度，及输出一第二多位元数据。
2.如权利要求1所述的信号均衡装置，其中该串行至并行过取样器包含: 一多相取样器，用以使用具有多个均布相位的一多相位时脉取样该信号而分别产生多个中间数据位元 '及 一同步器，用以使用该多相位时脉的一相位以取样该多个中间数据位元而产生该第一多位元数据。
3.如权利要求1所述的信号的均衡装置，其中该均衡电路包含: 一数据存储器，用以储存该第一多位元数据； 一转变存储器，连接该数据存储器，用以建立该列表，其中该列表点出该修改的第一多位元数据的数据转变的索引； 一运行长度检测逻辑，连接该数据存储器及该转变存储器，用以检测与数据转变相关的对应的该运行长度； 一运行长度修正逻辑，连接该运行长度检测逻辑，用以修正该运行长度 '及 一输出接口，连接该数据存储器，用以输出该第二多位元数据。
4.如权利要求3所述的信号均衡装置，其中该第一多位元数据经由一输入接口推移至该数据存储器的最后部分。
5.如权利要求3所述的信号均衡装置，更包含:一气泡消除逻辑，连接该数据存储器，用以修改该数据存储器以移除频繁数据转变的状况。
6.如权利要求3所述的信号均衡装置，更包含:一转变检测逻辑，连接该数据存储器及该转变存储器，用以检测该数据存储器中的数据转变、将该数据转变的索引储存至该转变存储器，及维持发现到的数据转变的计数值。
7.如权利要求3所述的信号均衡装置，其中该运行长度检测逻辑检测与维持于该转变存储器中各个入口相关的该运行长度。
8.如权利要求3所述的信号均衡装置，其中若发现一短运行长度，该运行长度修正逻辑修改该数据存储器以增长该运行长度。
9.如权利要求3所述的信号均衡装置，其中若发现一长运行长度，该运行长度修正逻辑修改该数据存储器以缩短该运行长度。
10.如权利要求3所述的信号均衡装置，其中该输出接口经由从该数据存储器取得数据来产生该第二多位元数据。
11.如权利要求1所述的信号均衡装置，其中该串行至并行过取样器的取样率比与该信号相关的一数据速率高5倍。
12.—种信号均衡方法，包含步骤: 接收一信号；以高于嵌于该信号的一数据速率的一取样率取样该信号以产生一第一多位元数据； 移除该第一多位元数据中一频繁转变的状况，而产出一修改的第一多位元数据； 建立多个索引的列表，其中该多个索引点出该修改的第一多位元数据的数据转变； 依序检查由在该列表上的各个入口索引的数据的对应的一运行长度； 若各对应的该运行长度过长或过短时，修改关联数据以增长或缩短对应的该运行长度；及 输出一第二多位兀数据。
13.如权利要求12所述的信号均衡方法，其中该信号的取样步骤包含: 使用具有多个相位的一多相时脉取样该信号以分别产生多个中间数据位元；及 使用该多相时脉的一相位取样该多个中间数据位元以产生该第一多位元数据。
14.如权利要求12所 述的信号均衡方法，更包含: 将该第一多位元数据推入该数据存储器。
15.如权利要求14所述的信号均衡方法，其中将该第一多位元数据推入该数据存储器更包含: 移动该数据存储器的一最后区块的数据至该数据存储器的倒数第二区块；及 储存该第一多位元数据至该数据存储器的该最后区块。
16.如权利要求12所述的信号均衡方法，其中该频繁转变的状况为在相等于嵌入该信号的数据的单位间隔的期间超过二个转变发生。
17.如权利要求12所述的信号均衡方法，其中该频繁转变的状况是经由触发造成数据位元的值来移除该频繁转变的状况。
18.如权利要求12所述的信号均衡方法，其中该建立多个索引的列表的步骤包含: 依序检查该数据存储器中二相邻位元是否相同； 若该二相邻位元为不相同，增额转变的计数值。
19.如权利要求12所述的信号均衡方法，其中各数据转变相关的该运行长度为在一转变存储器的入口的值及该转变存储器的前一入口的值之间的差。
20.如权利要求12所述的信号均衡方法，其中该运行长度过短为，若该运行长度小于嵌入该信号的该资料速率与一取样速率之间的比率。
全文摘要
本发明公开了一种信号均衡装置及其方法，其方法包括接收输入信号、以高于嵌于该输入信号的数据速率的取样速率取样该输入信号以产生第一多位元数据、将第一多位元数据存入数据存储器、若发现到第一多位元数据具有频繁转变的状况，则修改数据存储器的第一多位元数据以移除该频繁转变的状况、以及通过从数据存储器取得数据来而输出第二多位元数据。
文档编号H04L25/03GK103209146SQ201310011100
公开日2013年7月17日 申请日期2013年1月11日 优先权日2012年1月11日
发明者林嘉亮 申请人:瑞昱半导体股份有限公司