专利名称：扩展速率shdsl传输模块的利记博彩app
技术领域：
本实用新型涉及调制解调技术领域，具体涉及一种扩展速率SHDSL传输模块。
技术背景对于宽带接入技术,人们比较熟悉的是非对称数字用户线路ADSL (AsymmetricalDigital Subscriber Line),它能在一对普通双绞线上建立上行896kbit/s,下行达8160kbit/s的非对称数字通信链路,这非常适合实现Internet接入以及VOD等不对称业务。但也正是由于ADSL速率的不对称性，使得ADSL的应用存在不少局限。特别是商用宽带需求环境是一个双向的、对称的流量环境，对性能波动的容忍度比较低，ADSL接入技术已越来越不能满足人们对带宽和流量的需求。于是，人们开始关注SHDSL技术。如今宽带接入的逐渐普及，高速的网络化服务已成为不可逆转的潮流，虽然光纤接入是接入互联网的最佳方式，但这需要一个很长的过渡过程。以SHDSL为前沿的xDSL技 术在相当长的一段时间内仍将是我国宽带接入的主流技术。SHDSL (Symmetrical High bite Digital Subscriber Line)对称高速数字用户线路是由ITU-T定义的在单对双绞线上提供传输双向对称带宽数据业务的一种技术，符合国际电联G. 991. 2推荐标准，由于采用性能优越的16电平格栅编码脉冲幅度调制(TC-PAM)技术，压缩了传输频谱，提高了抗噪性能，延长了传输距离，因此与ADSL，HDSL技术相比有着明显的技术优势。目前，采用SHDSL接入技术能够对称传输的最高速率为8192kbit/s，调制采用64电平。随着千兆以太网的普及以及更高带宽的需求，也不能完全满足带宽用户的需求
实用新型内容
本实用新型的目的是提供一种扩展速率SHDSL传输模块，它采用扩展速率传输技术，在一对双绞线上，实现点对点的64kbit/s 15296kbit/s双向净负荷速率传输和I 16公里传输距离，能耗低。为了解决背景技术所存在的问题，本实用新型是采用如下技术方案它包含控制单元1、数据接口 2、SHDSL处理单元3、管理信息接口 4、扩展业务接口 5、环路接口 6，管理信息接口 4与控制单元I相互连接，扩展业务接口 5与数据接口 2相互连接，控制单元1、数据接口 2均与SHDSL处理单元3相互连接，SHDSL处理单元3与环路接口 6相互连接。所述的SHDSL处理单元3包含并行控制接口 31、RAM随机存储器32、嵌入式控制器33、数字前端DSP处理器34、ADC转换器35、DAC数字模拟转换器36、回波抵消单元37、线路驱动单元38、线路接口 39、AUX接口 310、SDI串行数据接口 311、时钟单元312、成帧/解帧313，并行控制接口 31分别与RAM随机存储器32、嵌入式控制器33相互连接，嵌入式控制器33分别与数字前端DSP处理器34、SDI串行数据接口 311、时钟单元312、成帧/解帧313相互连接，SDI串行数据接口 311分别与AUX接口 310、成帧/解帧313相互连接，成帧/解帧313与数字前端DSP处理器34相互连接，数字前端DSP处理器34分别与ADC转换器35、DAC数字模拟转换器36相互连接，ADC转换器35与回波抵消单元37相互连接，DAC数字模拟转换器36与线路驱动单元38相互连接，回波抵消单元37、线路驱动单元38均与线路接口 39相互连接。所述的控制单元I采用低功耗的CPU，完成将固件下载，调用扩展速率模式，控制SHDSL处理单元从预启动到数据模式的时序，管理与控制SHDSL处理单元，待SHDSL处理单元同步后传输EOC管理信号数据；CPU通过并行总线与SHDSL处理单元3信息交互，上电后CPU将固件下载到SHDSL处理单元3，待SHDSL处理单元3中的嵌入式控制器33调用。CPU调用扩展速率模式，控制SHDSL处理单元3从预启动进入数据模式的时序。另外，CPU完成管理信号收发。CPU采用低功耗的器件，这样不但可以满足普通用户的需求，而且可以满足更多低功耗用户的需求，可以提高传输模块的可靠性。所述的数据接口 2采用低功耗的FPGA芯片，完成SHDSL处理单元3与多种扩展业务接口的转接与信号驱动，扩展业务接口 5可以包括话音接口、以太网接口、V. 35接口、A接口和E1/E2接口等多种业务接口。数据接口 2完成SHDSL处理单元3与多种扩展业务接口 5的转接与信号驱动，扩展业务接口 5中音频接口完成音频信号标准格式的压缩处理送给数据接口 ；以太网接口完成以太网数据的收发，实现HDLC协议的封装和解封装；V. 35接口实现阻抗匹配、电平转换、工作模式转换和时钟的切换等；A接口(群路接口)将信息信号和帧定位指令码的AMI码与时钟信号NRZ码的整合给数据接口 ；E1/E2接口实现电平和编码转换。数据接口 2可以与扩展业务接口 5中的话音接口、以太网接口、V. 35接口、A接口和E1/E2接口一种或多种接口相连，具有接口选择功能。另外，采用低功耗的FPGA，也可以减少整个模块的功耗。FPGA的接口选择功能可以将不使用的接口配置成休眠模式，进一步降低模块功耗。所述的SHDSL处理单元3实现基于ITU组织的G. 991. 2、G. 994.1、G. 997.1协议规定的数据处理和扩展TC-PAM调制解调功能。其中扩展TC-PAM调制电平不仅可以实现 4TC-PAM、8TC-PAM、16TC-PAM、32TC-PAM、64TC-PAM，而且还可以实现 128TC-PAM 的调制电平。采用128TC-PAM的调制电平时每个信号符号承载6个比特数据，从而可以实现更高的传输速率；采用4TC-PAM调制电平时每个信号符号承载I个比特数据，因此可以用更低的传输速率实现更远传的传输距离；结合扩展速率模式，将传输速率扩展到64kbit/s 15296kbit/s,传输距离可以最远达到16公里。上电后嵌入式控制器配置各单元模块；环路同步后，嵌入式控制器将收到的管理信息插入到SHDSL帧的EOC位；串行数据接口 SDI负责数据的传输，其传输速率可支持64kbit/s 15296kbit/s。成帧器将载荷数据、EOC信息和帧头等数据插入到SHDSL帧中，接收端的解帧器再将载荷数据和EOC信息提出来。数字前端DSP包括扰码器/解扰码器、格栅编码调制器、预编码器和频谱整形器等部分。扰码器将数据流随机化，为高速率的数据纠错提供了方便，接收端的解扰码器再将随机化的数据转换成SHDSL线路帧格式输出。扩展格栅编码器将扰码器输出的串行比特流数据变换成第m个码元周期的K个并行比特字，卷积编码器对并行比特字进行处理，输出K+1比特字，再将K+1比特输入一个预先定制的2K+1电平格式的映射器，根据一定的比特和电平的映射关系，可以实现128电平的映射，从而每个信号符号可以承载6个比特数据，数据传输速率提高到15296kbit/s，建立了 G. 991. 2协议扩展的15296kbit/s速率。本实用新型中数据处理的流程为以管理信息和扩展业务接口中的以太网数据为例的流程如下业务数据向模拟网络发送的方向以太网接口被数据接口单元选中，以太网接口的高速数据流进入数据接口，数据接口将该数据流通过TDM总线传输给成帧器，管理信息数据通过CPU的串口读取，以并行字节的形式写给SHDSL处理单元。成帧器将两路数据封装到成串行SHDSL帧，扰码器将串行SHDSL帧数据变换成串行随机码，扩展格栅编码器将扰码器输出的串行随机码进行串并转换和电平映射等处理后输出，数据经过预编码、频谱整形等处理后输出到模拟网络，接收方向是发送方向的逆运算。本实用新型采用扩展速率传输技术,在一对双绞线上,实现点对点的64kbit/s 15296kbit/s双向净负荷速率传输和I 16公里传输距离，能耗低。
图1为本实用新型的结构示意图，图2为本实用新型中数据处理的流程图。
具体实施方式
参看图1-图2，本具体实施方式
采用如下技术方案它包含控制单元1、数据接口2、SHDSL处理单元3、管理信息接口 4、扩展业务接口 5、环路接口 6，管理信息接口 4与控制单元I相互连接，扩展业务接口 5与数据接口 2相互连接，控制单元1、数据接口 2均与SHDSL处理单元3相互连接，SHDSL处理单元3与环路接口 6相互连接。所述的SHDSL处理单元3包含并行控制接口 31、RAM随机存储器32、嵌入式控制器33、数字前端DSP处理器34、ADC转换器35、DAC数字模拟转换器36、回波抵消单元37、线路驱动单元38、线路接口 39、AUX接口 310、SDI串行数据接口 311、时钟单元312、成帧/解帧313，并行控制接口 31分别与RAM随机存储器32、嵌入式控制器33相互连接，嵌入式控制器33分别与数字前端DSP处理器34、SDI串行数据接口 311、时钟单元312、成帧/解帧313相互连接，SDI串行数据接口 311分别与AUX接口 310、成帧/解帧313相互连接，成帧/解帧313与数字前端DSP处理器34相互连接，数字前端DSP处理器34分别与ADC转换器35、DAC数字模拟转换器36相互连接，ADC转换器35与回波抵消单元37相互连接，DAC数字模拟转换器36与线路驱动单元38相互连接，回波抵消单元37、线路驱动单元38均与线路接口 39相互连接。所述的控制单元I采用低功耗的CPU，完成将固件下载，调用扩展速率模式，控制SHDSL处理单元从预启动到数据模式的时序，管理与控制SHDSL处理单元，待SHDSL处理单元同步后传输EOC管理信号数据；CPU通过并行总线与SHDSL处理单元3信息交互，上电后CPU将固件下载到SHDSL处理单元3，待SHDSL处理单元3中的嵌入式控制器33调用。CPU调用扩展速率模式，控制SHDSL处理单元3从预启动进入数据模式的时序。另外，CPU完成管理信号收发。CPU采用低功耗的器件，这样不但可以满足普通用户的需求，而且可以满足更多低功耗用户的需求，可以提高传输模块的可靠性。所述的数据接口 2采用低功耗的FPGA芯片，完成SHDSL处理单元3与多种扩展业务接口的转接与信号驱动，扩展业务接口 5可以包括话音接口、以太网接口、V. 35接口、A接口和E1/E2接口等多种业务接口。数据接口 2完成SHDSL处理单元3与多种扩展业务接口 5的转接与信号驱动，扩展业务接口 5中音频接口完成音频信号标准格式的压缩处理送给数据接口 ；以太网接口完成以太网数据的收发，实现HDLC协议的封装和解封装；V. 35接口实现阻抗匹配、电平转换、工作模式转换和时钟的切换等；A接口(群路接口)将信息信号和帧定位指令码的AMI码与时钟信号NRZ码的整合给数据接口 ；E1/E2接口实现电平和编码转换。数据接口 2可以与扩展业务接口 5中的话音接口、以太网接口、V. 35接口、A接口和E1/E2接口一种或多种接口相连，具有接口选择功能。另外，采用低功耗的FPGA，也可以减少整个模块的功耗。FPGA的接口选择功能可以将不使用的接口配置成休眠模式，进一步降低模块功耗。 所述的SHDSL处理单元3实现基于ITU组织的G. 991. 2、G. 994.1、G. 997.1协议规定的数据处理和扩展TC-PAM调制解调功能。其中扩展TC-PAM调制电平不仅可以实现 4TC-PAM、8TC-PAM、16TC-PAM、32TC-PAM、64TC-PAM，而且还可以实现 128TC-PAM 的调制电平。采用128TC-PAM的调制电平时每个信号符号承载6个比特数据，从而可以实现更高的传输速率；采用4TC-PAM调制电平时每个信号符号承载I个比特数据，因此可以用更低的传输速率实现更远传的传输距离；结合扩展速率模式，将传输速率扩展到64kbit/s 15296kbit/s,传输距离可以最远达到16公里。上电后嵌入式控制器配置各单元模块；环路同步后，嵌入式控制器将收到的管理信息插入到SHDSL帧的EOC位；串行数据接口 SDI负责数据的传输，其传输速率可支持64kbit/s 15296kbit/s。成帧器将载荷数据、EOC信息和帧头等数据插入到SHDSL帧中，接收端的解帧器再将载荷数据和EOC信息提出来。数字前端DSP包括扰码器/解扰码器、格栅编码调制器、预编码器和频谱整形器等部分。扰码器将数据流随机化，为高速率的数据纠错提供了方便，接收端的解扰码器再将随机化的数据转换成SHDSL线路帧格式输出。扩展格栅编码器将扰码器输出的串行比特流数据变换成第m个码元周期的K个并行比特字，卷积编码器对并行比特字进行处理，输出K+1比特字，再将K+1比特输入一个预先定制的2K+1电平格式的映射器，根据一定的比特和电平的映射关系，可以实现128电平的映射，从而每个信号符号可以承载6个比特数据，数据传输速率提高到15296kbit/s，建立了 G. 991. 2协议扩展的15296kbit/s速率。本具体实施方式
的数据处理的流程为以管理信息和扩展业务接口中的以太网数据为例的流程如下业务数据向模拟网络发送的方向以太网接口被数据接口单元选中，以太网接口的高速数据流进入数据接口，数据接口将该数据流通过TDM总线传输给成帧器，管理信息数据通过CPU的串口读取，以并行字节的形式写给SHDSL处理单元。成帧器将两路数据封装到成串行SHDSL帧，扰码器将串行SHDSL帧数据变换成串行随机码，扩展格栅编码器将扰码器输出的串行随机码进行串并转换和电平映射等处理后输出，数据经过预编码、频谱整形等处理后输出到模拟网络，接收方向是发送方向的逆运算。本具体实施方式
采用扩展速率传输技术，在一对双绞线上，实现点对点的64kbit/s 15296kbit/s双向净负荷速率传输和I 16公里传输距离，能耗低。
权利要求1.扩展速率SHDSL传输模块，其特征在于它包含控制单元(I)、数据接口(2)、SHDSL处理单元(3)、管理信息接口(4)、扩展业务接口(5)、环路接口 ￠)，管理信息接口(4)与控制单元⑴相互连接，扩展业务接口(5)与数据接口(2)相互连接，控制单元(I)、数据接口(2)均与SHDSL处理单元(3)相互连接，SHDSL处理单元(3)与环路接口(6)相互连接。
2.根据权利要求1所述的扩展速率SHDSL传输模块，其特征在于所述的SHDSL处理单元⑶包含并行控制接口(31)、RAM随机存储器(32)、嵌入式控制器(33)、数字前端DSP处理器(34)、ADC转换器(35)、DAC数字模拟转换器(36)、回波抵消单元(37)、线路驱动单元(38)、线路接口(39)、AUX接口(310)、SDI串行数据接口(311)、时钟单元(312)、成帧/解帧(313)，并行控制接口(31)分别与RAM随机存储器(32)嵌入式控制器(33)相互连接，嵌入式控制器(33)分别与数字前端DSP处理器(34)、SDI串行数据接口(311)、时钟单元(312)、成帧/解帧(313)相互连接，SDI串行数据接口(311)分别与AUX接口(310)、成帧/解帧(313)相互连接，成帧/解帧(313)与数字前端DSP处理器(34)相互连接，数字前端DSP处理器(34)分别与ADC转换器(35)、DAC数字模拟转换器(36)相互连接，ADC转换器(35)与回波抵消单元(37)相互连接，DAC数字模拟转换器(36)与线路驱动单元(38)相互连接，回波抵消单元(37)、线路驱动单元(38)均与线路接口(39)相互连接。
专利摘要扩展速率SHDSL传输模块，它涉及调制解调技术领域。它的管理信息接口(4)与控制单元(1)相互连接，扩展业务接口(5)与数据接口(2)相互连接，控制单元(1)、数据接口(2)均与SHDSL处理单元(3)相互连接，SHDSL处理单元(3)与环路接口(6)相互连接。它采用扩展速率传输技术，在一对双绞线上，实现点对点的64kbit/s～15296kbit/s双向净负荷速率传输和1～16公里传输距离，能耗低。
文档编号H04M11/06GK202856848SQ20122055001
公开日2013年4月3日 申请日期2012年10月25日 优先权日2012年10月25日
发明者颜兴茂, 邹鹏, 龚剑, 肖东海, 陈昌军 申请人:绵阳灵通电讯设备有限公司