专利名称：一种消除基于光纤传输的vga信号抖动的方法
技术领域：
本发明涉及视音频技术领域，更具体地说，涉及一种消除基于光纤传输的VGA信号抖动的方法。
背景技术：
伴随视频领域技术的不断发展，数字信号的发展和应用已经达到和模拟信号并驾齐驱的程度。数字信号在传输过程中具有保密性强、较好的一致性、信号畸变小(包括无串扰和交调)、具有无衰减再生和扩展不确定信号至原基带信号的潜能等优点。因此，在远程传输场合，数字信号的应用已经远远超出了模拟信号。但是，依据中国目前的实际情况分析，模拟信号当前以及未来一段时间内，还将占有很大的应用市场。所以对模拟视频信号、尤其是高分辨率的模拟视频信号的远程传输技术，市场需求还是非常大。现有的模拟视频信号的远程传输方式包括如下步骤1)通过A/D转换器和解码器将预传输的VGA信号解码为并行视频信号，并通过传输系统的发送端将并行视频信号以及配合的行、场信号和时钟CLK信号一 起传输至电/光发射单元；2)电/光发射单元将接收到的并行视频信号以及配合的行、场信号和时钟CLK信号转换为光信号，并通过传输光纤传将光信号输到传输系统的接收端；3)光/电转换单元将传输系统的接收端接收到的光信号转换为并行视频信号，该并行视频信号为包括具有抖动的时钟信号CLKl的并行视频信号；4)以具有抖动的时钟信号CLKl为时钟输出并行视频信号；5)利用D/A转换单元和编码器将并行视频信号编码为模拟格式的RGB信号，并配合行、场信号输出模拟视频信号。现有技术存在如下缺陷视频信号通过光纤远程传输以后，以具有抖动的时钟信号CLKl为时钟输出并行视频信号，会在终端产生了明显的抖动和黑屏，影响了图像质量。
发明内容
本发明针对以上问题的提出，而研制一种消除基于光纤传输的VGA信号抖动的方法。本发明提供一种消除基于光纤传输的VGA信号抖动的方法,其特征在于，以具有抖动的CLKl为时钟，将通过光纤传输的视频信号存入FPGA中的FIFO中，利用与CLKl时钟频率相同无抖动的CLK2为输出时钟将存储于FIFO中的视频信号输出。本发明包括如下步骤S1、将传输系统的接收端接收到的具有抖动的时钟信号CLK1、并行视频信号以及行场信号以时钟信号CLKl为时钟输入到FPGA中例化的FIFO中；S2、FPGA检测时钟信号CLKl的频率，FPGA内部倍频锁相环PLLl根据最大稳定倍频倍数输出最小模拟频率X ；S3、通过VXCO压控晶振模拟输出最小模拟频率X，并利用外部倍频锁相环PLL2对最小模拟频率X进行最大稳定倍数的倍频，模拟输出无抖动的时钟信号CLK2 ；S4、利用低通滤波器对时钟信号CLK2进行高速D/A调制，通过控制PWM输入波形的占空比，控制PWM的输出电压，以控制VCXO压控晶振的输出时钟，使得外部锁相环PLL2输出的无抖动的时钟信号CLK2与具有抖动的时钟信号CLKl具有相同的时钟频率；S5、以时钟信号CLK2为输出时钟，从FPGA中的FIFO中输出并行视频信号；S6、利用D/A转换单元和编码器将并行视频信号编码为模拟格式的RGB信号，并配合行、场信号输出无抖动的模拟视频信号。本发明在步骤SI之前还包括A)、通过A/D转换器和解码器将预传输的VGA信号解码为并行视频信号，并通过传输系统的发送端将并行视频信号以及配合的行场信号和时钟CLK信号一起传输至电/光发射单元；B)、电/光发射单元将接收到的并行视频信号以及配合的行场信号和时钟CLK信号转换为光信号，并通过传输光纤传将光信号输到传输系统的接收端；C)、光/电转换单元将传输系统的接收端接收到的光信号转换为并行视频信号、具有抖动的时钟信号CLKl以及行场信号。本发明步骤S6中的VXCO压控晶振为27M VXCO压控晶振。实施本发明具有以下有益效果利用与CLKl时钟频率相同无抖动的CLK2为输出时钟将存储于FIFO中的视频信号输出，可以实现对模拟视频信号在远程传输后产生的图像抖动、黑屏进行校正 ，保证图像质量。
图1是消除基于光纤传输的VGA信号抖动的方法的配套装置的一实施例的结构示意图；图2是本发明的FPGA的结构示意图；图3是本发明的低通滤波器的电路图。
具体实施例方式本发明提供一种消除基于光纤传输的VGA信号抖动的方法，下面结合附图对本发明的技术方案进行详细说明。VGA信号基于光纤远距离传输时，首先将模拟视频信号通过A/D转换器和解码器转换为数字信号，然后在电/光发射模块中将数字视频信号转换为光信号。电/光发射模块以输入的模拟视频时钟为基准时钟对并行视频信号进行编码转换、时钟倍频之后转换为串差分信号通过光纤进行传输，这种处理将会使传输频率大幅度增加。当光/电转换模块接收到光信号时转换成数字信号，将其中的差分视频信号进行解码、解串，将高速的传输频率进行分频，再次得到视频时钟。由于对视频信号中的时钟信号信息进行了倍频、分频、电光及光电转换处理，并经过长距离光纤传输，所以对视频时钟造成明显影响，视频时钟的相位将产生偏移。由于光/电转换模块在处理的整个过程，始终以视频时钟为倍频和分频的参考，所以视频时钟偏移会使整个输出信号都存在数据偏移的情况，在后级进行数据的编码，D/A转换处理时，视频偏移在图像上就将显示出来，在传输终端上出现图像抖动、黑屏等不良结果。由于信号内就会产生抖动，这种抖动产生与器件精密度无关，即使严格调整器件精密度，也无法将此抖动完全消除。对于DVI信号或者其他数字信号而言，此抖动对视频信号的编码采样影响较小。但是对于模拟视频的采样来说，这样的抖动就会严重影响采样效果，导致显示终端图像上出现波纹、闪烁等情况。传输过程中信号产生的抖动，是并行视频信号和时钟信号同步产生的，所以虽然数据本身有抖动，但是仍然和时钟是同步的。为了解决这些问题，本发明提供一种消除基于光纤传输的VGA信号抖动的方法。图1是消除基于光纤传输的VGA信号抖动的方法的配套装置的一实施例的结构示意图；图2是本发明的FPGA的结构示意图；图3是本发明的低通滤波器的电路图。如图1所示，装置包括传输系统的发送端、A/D转换单元和解码器(图中示为A/DConverter& decoder)、电 /光转换单兀(图中不为 High-Performance Electrical-OpticalTransmitter module)、传输光纤(图中示为Fiber Link)、传输系统的接收端(图中示为High-Performance Optical-Electrical Receiver module)、FPGA、光/ 电转换单兀和编码器(图中示为D/A Converter& encoder),传输系统的发送端与A/D转换单元连接,A/D转换单元与电/光转换单元连接，电/光转换单元通过传输光纤与传输系统的接收端连接，传输系统的接收端通过光/电转换单元与FPGA连接，FPGA与D/A转换单元以及编码器连接。如图2所示，FPGA包括内部FIFO、内部锁相环PLLl (图中示为Divider&InsidePLL)、内部计数器(图中未示出)、外部VCXO压控晶振(图中示为VCX027M)、外部锁相环(图中不为Outside PU)、外部低通滤波器(图中不为PWM)，通过传输光纤传输后的具有抖动的时钟信号CLKl (图中示为Data CLKI)并行视频信号DATA通过RGB线、CLK线和HV线存A FPGA的内部FIFO中，RGB线、CLK线和HV线连接FPGA的内部FIF0，外部低通滤波器连接外部VCXO压控晶振，外部VCXO压控晶振连接内部锁相环PLLl，内部锁相环PLLl连接内部计数器，内部计数器通过FPGA的GPIO引脚连接外部锁相环PLL2，外部锁相环PLL2通过FPGA的GPIO引脚连接FPGA的内部FIFO。FPGA的内部FIFO中的视频数据DATA以无抖动的时钟信号(图中示为Data CLK2)为时钟输出。实现消除基于光纤传输的VGA信号抖动的方法如下通过A/D转换器和解码器将预传输的VGA信号(RGB信号)解码为并行视频信号，并通过传输系统的发送端将并行视频信号以及配合的行场信号(图中示为H、V信号)和时钟CLK信号Data CLK 一起传输至电/光发射单元；电/光发射单元将接收到的并行视频信号以及配合的行场信号和时钟CLK信号转换为光信号，并通过传输光纤传将光信号输到传输系统的接收端；光/电转换单元将传输系统的接收端接收到的光信号转换为并行视频信号、具有抖动的时钟信号CLKl以及行场信号。将传输系统的接收端接收到的具有抖动的时钟信号CLK1、并行视频信号以及行场信号以时钟信号CLKl为时钟输入到FPGA中例化的FIFO中；FPGA检测时钟信号CLKl的频率，FPGA内部倍频锁相环PLLl根据最大稳定倍频倍数输出最小模拟频率X ;
通过VXCO压控晶振模拟输出最小模拟频率X，并利用外部倍频锁相环PLL2对最小模拟频率X进行最大稳定倍数的倍频，模拟输出无抖动的时钟信号CLK2 ；利用低通滤波器对时钟信号CLK2进行高速D/A调制，通过控制PWM输入波形的占空比，控制PWM的输出电压，以控制VCXO压控晶振的输出时钟，使得外部锁相环PLL2输出的无抖动的时钟信号CLK2与具有抖动的时钟信号CLKl具有相同的时钟频率；作为优选技术方案，本实施例中的VXCO压控晶振为27M VXCO压控晶振；以时钟信号CLK2为输出时钟，从FPGA中的FIFO中输出并行视频信号；利用D/A转换单元和编码器将并行视频信号编码为模拟格式的RGB信号，并配合行、场信号输出无抖动的模拟视频信号。通过FPGA和外部倍频锁相环PLL2对原始时钟信号CLKl进行模拟，模拟出与原始时钟频率相同的时钟信号CLK2。所以时钟信号CLK2的频率与原始时钟信号CLKl的频率相同，但却是稳定的无抖动的时钟。以此时钟信号CLK2作为FIFO输出的读取时钟可以读取出与此时钟同步的并行视频信号，这就可以保证从FIFO输出的并行视频信号也是稳定无抖动的。通过自制的低通滤波电路，使用结合PWM电路。通过FPGA产生方波的占空比来控制VCXO的电压。这种方式，通过对模拟出最小频率X进行调节，来实现对CLK2的粗调；而通过对VCXO在有效的PPM (相对偏差)内进行调节，实现对CLK2的细调。时钟信号CLK2和时钟信号CLKl的频率大小则是通过FPGA中FIFO的深度变化来调控的，由于数据是连续存储和读取的，所以FIFO深度的增加，代表读取的速度大于存储的速度，使得时钟信号CLK2的频率大于时钟信号CLKl ;同理可以反向调节。以上所述，仅为本发明较佳的具体实施方式
，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应`涵盖在本发明的保护范围之内。
权利要求
1.一种消除基于光纤传输的VGA信号抖动的方法，其特征在于，以具有抖动的CLKl为时钟，将通过光纤传输的视频信号存入FPGA中的FIFO中，利用与CLKl时钟频率相同无抖动的CLK2为输出时钟将存储于FIFO中的视频信号输出。
2.根据权利要求1所述的消除基于光纤传输的VGA信号抖动的方法，其特征在于，包括如下步骤 51、将传输系统的接收端接收到的具有抖动的时钟信号CLK1、并行视频信号以及行场信号以时钟信号CLKl为时钟输入到FPGA中例化的FIFO中； 52、FPGA检测时钟信号CLKl的频率，FPGA内部倍频锁相环PLLl根据最大稳定倍频倍数输出最小模拟频率X ; 53、通过VXCO压控晶振模拟输出最小模拟频率X，并利用外部倍频锁相环PLL2对最小模拟频率X进行最大稳定倍数的倍频，模拟输出无抖动的时钟信号CLK2 ； 54、利用低通滤波器对时钟信号CLK2进行高速D/A调制，通过控制PWM输入波形的占空比，控制PWM的输出电压，以控制VCXO压控晶振的输出时钟，使得外部锁相环PLL2输出的无抖动的时钟信号CLK2与具有抖动的时钟信号CLKl具有相同的时钟频率； 55、以时钟信号CLK2为输出时钟，从FPGA中的FIFO中输出并行视频信号； 56、利用D/A转换单元和编码器将并行视频信号编码为模拟格式的RGB信号，并配合行、场信号输出无抖动的模拟视频信号。
3.根据权利要求2所述的消除基于光纤传输的VGA信号抖动的方法，其特征在于，在步骤SI之前还包括 A)、通过A/D转换器和解码器将预传输的VGA信号解码为并行视频信号，并通过传输系统的发送端将并行视频信号以及配合的行场信号和时钟CLK信号一起传输至电/光发射单元; B)、电/光发射单元将接收到的并行视频信号以及配合的行场信号和时钟CLK信号转换为光信号，并通过传输光纤传将光信号输到传输系统的接收端； C)、光/电转换单元将传输系统的接收端接收到的光信号转换为并行视频信号、具有抖动的时钟信号CLKl以及行场信号。
4.根据权利要求2所述的消除基于光纤传输的VGA信号抖动的方法，其特征在于，步骤S6中的VXCO压控晶振为27M VXCO压控晶振。
全文摘要
本发明公开了一种消除基于光纤传输的VGA信号抖动的方法，所述方法如下以具有抖动的CLK1为时钟，将通过光纤传输的视频信号存入FPGA中的FIFO中，利用与CLK1时钟频率相同无抖动的CLK2为输出时钟将存储于FIFO中的视频信号输出实施本发明具有以下有益效果可以实现对模拟视频信号在远程传输后产生的图像抖动、黑屏进行校正，保证图像质量。
文档编号H04N7/22GK103067697SQ20121053924
公开日2013年4月24日 申请日期2012年12月13日 优先权日2012年12月13日
发明者周潮义, 周春雷, 张坛 申请人:大连科迪视频技术有限公司