专利名称：一种基于可配置qc-ldpc编译码算法的硬件仿真验证平台的利记博彩app
技术领域：
本实用新型涉及通信信道编解码技术，并提供了ー种测试编解码芯片性能的硬件验证平台。QC-LDPC(Qu asi Cyclic-Low Density Parity Check,对准循环结构的低密度奇偶检验)码针对一般情况的校验矩阵进行编码和进行部分并行结构迭代译码的译码，以及通过控制模块实现对码长、码率等对码信息的配置来实现ー种自测系统。
背景技术：
低密度奇偶校验(Low Density Parity Cheek,LDPC)码是ー种可以用非常稀疏的校验矩阵来定义的线性分组纠错码。1962年，Gallager首次提出了 LDPC码的古典模型，即规则(regular)的LDPC码(n，j，k)，校验矩阵H具有恒定的列重量和行重量。LDPC码最重要的创新在于引入了迭代译码算法，但在当时并没有得到重视。直到Turbo码被发现和广泛地应用之后，才又被Mackay、Neal和Wiberg重新提出。由于LDPC码具有逼近香农限的良好性能，比Turbo码接近香农限的误码率性能，且LDPC码采用部分并行的迭代译码算法使其比Turbo码在部分场合具有更广泛的应用前景，成为当前纠错编码的ー个研究热点。基于良好的译码性能，LDPC码被认为是通信系统的下一代纠错码，被用来提高信道 传输的可靠性和功率利用率；并可以广泛应用于空间通信、光纤通信、个人通信系统、ADSL和磁记录设备等。无论在哪方面衡量，LDPC码都可以是Turbo码这种迄今为止性能最好且技术成熟的纠错码的强而有力的竞争者。具体来说，LDPC码的性能渐进优于Turbo码性能，而且它在很大的范围内可以调和码性能与译码复杂度之间的矛盾。由于LDPC码比Turbo码有高呑吐率、码率可任意构造等优越的性能，使其在通信中得到广泛的应用。目前在第四代移动通信中使用LDPC码的提案已经提交；TCM基于LDPC的时空码与其他技术结合方面的研究也在进行中；在卫星数字视频和声频广播、移动和固定无线通信、电缆调制/解调器和数字用户线(DSL)中得到广泛应用；M. Chiani等人对LDPC码用于有记忆衰落信道时的性能进行了评估；B. Myhre提出一种速率自适应LDPC码编码调制的方案适用于慢变化平坦衰落信道，经推广还可应用FEC-ARQ系统。LDPC码技术上未来有着极为可观的发展潜力，因此，对LDPC编解码技术的研究是其迫切的要求。
实用新型内容本实用新型要解决的技术问题就是提供一种验证编解码技术误码率的硬件平台系统，它还具有码长码率可配置、噪声掺入灵活、解调方式可变等特点。实际通信中，编码码字要加上噪声之后才进入译码器进行译码，为了模拟实际的通信信道环境，设计了数字高斯白噪声。测试平台采用基带环加数字白噪声的方式对编译码器的性能进行测试，并采用误码检测器进行误码检測。本实用新型的技术方案具体是这样实现的[0009]一种基于可配置QC-LDPC编译码算法的硬件仿真验证平台，包括计算机监控模块
3、控制模块I和编译码模块2 ;其特征在于控制模块I还包括数据源模块10、数据调制模块11、第一缓冲存储模块12、加法器模块13、噪声产生模块14、第二缓冲存储模块15、数据解调模块16、误码检测器模块17 ;编译码模块2包括编码器20和译码器21 ；所述计算机监控模块3与控制模块I相连，数据源模块10输出端ロ与数据调制模块11输入端ロ相连，数据调制模块11输出端ロ与第一缓冲存储模块12输入端ロ相连，第一缓冲存储模块12输出端ロ与编码器20输入端ロ相连，编码器20输出端ロ与加法器模块13输入端ロ相连，噪声产生模块14输出端ロ与加法器模块13输入端ロ相连,加法器模块13输出端ロ与第二缓冲存储模块15输入端ロ相连，第二缓冲存储模块15输出端ロ与译码器21输入端ロ相连，译码器21输出端ロ与数据解调模块16输入端ロ相连，数据解调模块16输出端ロ、数据源模块10输出端ロ均与误码检测器模块17输入端ロ相连；计算机监控模块3输入包括码长、码率、迭代次数编译码控制參数，与数据源模块10相连产生编译码信号，通过数据调制模块11把该信号调制到合适信道，在进行编码前通过第一缓冲存储模块12进行缓存，编码后的信号与噪声产生模块14通过加法器模块13进行混合；编码后信号与噪声的混合信号暂存于第二缓冲存储模块15中，译码器21把数据从第二缓冲存储模块15中取出来，进行译码，然后把译码后信号送入数据解调模块16进行解调复原，复原后与数据源产生的信号同时送入误码检测器模块17进行误码判断，对编解码模块性能进行测试。其中，噪声产生模块14包括4个随机变量产生模块140-0至140-3、求和模块141、信噪比模块144、乘法器模块142和截取模块143 ；4路随机变量产生模块140-0至140-3产生四路随机信号，将该四路信号输入至求和模块141进行相加，乘法器模块142将求和模块141输入的求和结果信号与信噪比模块144产生的信号进行相乘，截取模块143，将从乘法器得到的信号进行截取操作得到高斯白噪声并进行输出。其中，编码器20包括移位寄存器模块200、只读存储器模块202、12个循环移位寄存器模块201-0至201-11、12个缓存器模块203-0至203-11 ；移位寄存器模块200的地址线输出端ロ与只读存储器模块202的地址线输入端ロ相连，移位寄存器模块200的使能数据输出端ロ分别与12个缓存器模块203-0至203-11的使能数据输入端ロ相连，移位寄存器模块200的左移数据输出端ロ分别与12个循环移位寄存器模块201-0至201-11的左移数据输入端ロ相连，移位寄存器模块200的右移数据输出端ロ分别与12个循环移位寄存器模块201-0至201-11的右移数据输入端ロ相连，移位寄存器模块200的使能信号输出端ロ分别与12个循环移位寄存器模块201-0至201-11的使能信号输入端ロ相连；只读存储器模块202的数据线输出端ロ分别与12个缓存器模块203-0至203-11的数据输入端ロ相连；12个缓存器模块203-0至203-11的数据输出端ロ分别与12个循环移位寄存器模块201-0至201-11的编码信号输入端ロ 一一对应相连；12个循环移位寄存器模块201-0至201-11的编码信号输出端ロ输出编码后的信号。其中，译码器21包括信道Memory210、变量节点处理单元211、校验节点处理单元214、存储校验节点处理单元输出的R阵Memory212、R阵地址产生单元213、存储变量节点处理单元输出的Q阵Memory215和Q阵地址产生单元216 ；信道Memory210的输出端ロ与变量节点处理单元211输入端ロ相连；存储校验节点处理单元输出的R阵Memory212的输出端ロ通过按列读取与变量节点处理单元211输入端ロ相连；Q阵地址产生单元216的输出端ロ与存储变量节点处理单元输出的Q阵Memory215的输入端ロ相连；变量节点处理单元211的输出端ロ通过按列写入与存储变量节点处理单元输出的Q阵Memory215的输入端ロ相连；存储变量节点处理单元输出的Q阵Memory215的输出端ロ通过按行读取与校验节点处理单元214输入端ロ相连；R阵地址产生单元213的输出端ロ与存储校验节点处理单元输出的R阵Memory212输入端ロ相连，校验节点处理单元214的输出端ロ通过按行写入与存储校验节点处理单元输出的R阵Memory212输入端ロ相连。其中，变量节点处理单元211包括參数修正乘法器组模块2110、原码变补码模块2111、加减法器组模块2112、判决校验模块2113和补码变原码子模块2114 ；存储校验节点处理单元输出的R阵Memory212的输出端ロ与參数修正乘法器组模块2110的输入端ロ相连；參数修正乘法器组模块2110输出端ロ与原码变补码模块2111的 输入端ロ相连，原码变补码模块2111输出端ロ与加减法器组模块2112的输入端ロ相连，加减法器组模块2112的输出端ロ与判决校验模块2113的输入端ロ相连，判决校验模块2113的输出端ロ输出判决信息；加减法器组模块2112的输出端ロ与补码变原码模块2114的输入端ロ相连，补码变原码模块2114的输出端ロ输出Q矩阵至存储变量节点处理单元输出的Q阵Memory215的输入端ロ。其中，校验节点处理单元214包括第一 6个数中取最小值模块2140、最小值置为全I模块2141、第二 6个数中取最小值模块2142、生成输出数据模块2143和符号计算模块2144 ；存储变量节点处理单元输出的Q阵Memory215的输出端ロ分别与第一 6个数中取最小值模块2140和符号计算模块2144的输入端ロ相连；第一 6个数中取最小值模块2140的输出端ロ与最小值置为全I模块2141的输入端ロ相连；最小值置为全I模块2141的输出端ロ与第二 6个数中取最小值模块2142的输入端ロ相连；第二 6个数中取最小值模块2142的输出端ロ与生成输出数据模块2143的输入端ロ相连；生成输出数据模块2143的输出端ロ输出给R矩阵和符号计算模块2144的输出端ロ输出给R矩阵分别输入至存储校验节点处理单元输出的R阵Memory212。本实用新型相比现在LDPC编解码技术具有如下优点I、本实用新型可配置QC-LDPC编译码算法的硬件仿真验证平台，采用准循环LDPC码结构，这ー类LDPC码一般都是规则码，和随机构造的规则LDPC码相比较，尽管性能上有很小的损失，但是这种LDPC码具有严谨的数学结构，构造和性能分析更加容易和精确，甚至最小汉明距离的准确计算都是可能的；具有更低的错误平层；极大的降低编码复杂度，也为译码提供了更加方便的选择。2、本实用新型可配置QC-LDPC编译码算法的硬件仿真验证平台，采用可配置码长、码率等码字信息，可实现仿真各种码率和码长组合的编译码性能。3、本实用新型可配置QC-LDPC编译码算法的硬件仿真验证平台，所采用的噪声产生模块，使源信号加入常见的高斯白噪声，更加贴切的模拟了实际信道，使仿真更加具有真实性。4、本实用新型可配置QC-LDPC编译码算法的硬件仿真验证平台的译码器采用部分并行结构的算法，是全并行译码结构和串行译码结构的折衷，避免了全并行结构资源消耗过多、硬件实现复杂度高的缺点，同时译码速度比串行结构快，比较符合实际应用。
以下结合附图和具体实施方式
对本实用新型作进ー步详细的说明。图I是本实用新型的电原理图；图2是编码器的电原理图；图3是噪声产生模块的电原理图；图4是译码器的电原理图；图5是变量节点处理单元的电原理图；图6是校验节点处理单元实现原理图。
具体实施方式
下面，结合附图对本实用新型作进ー步说明。參照
图1，本实用新型一种基于可配置QC-LDPC编译码算法的硬件仿真验证平台，包括计算机监控模块3、控制模块I和编译码模块2 ;其特征在于控制模块I还包括数据源模块10、数据调制模块11、第一缓冲存储模块12、加法器模块13、噪声产生模块14、第二缓冲存储模块15、数据解调模块16、误码检测器模块17 ;编译码模块2包括编码器20和译码器21 ;实施例按图I进行连线。计算机监控模块3输入包括码长、码率、迭代次数编译码控制參数，与数据源模块10相连产生编译码信号，通过数据调制模块11把该信号调制到合适信道，在进行编码前通过第一缓冲存储模块12进行缓存，编码后的信号与噪声产生模块14通过加法器模块13进行混合；编码后信号与噪声的混合信号暂存于第二缓冲存储模块15中，译码器21把数据从第二缓冲存储模块15中取出来，进行译码，然后把译码后信号送入数据解调模块16进行解调复原，复原后与数据源产生的信号同时送入误码检测器模块17进行误码判断，对编解码模块性能进行测试。參照图2，本实用新型所述验证编解码技术误码率的硬件平台系统的编解码模块的编码器，包括移位寄存器模块200、只读存储器模块202、12个循环移位寄存器模块201-0至201-11、12个缓存器模块203-0至203-11 ;实施例按图2进行连线。移位寄存器模块200产生从只读存储器模块202读取数据的地址、12个缓存器模块203-0至203-11的输入使能、读取输入信息位的地址、12个循环移位寄存器模块201-0至201-11的并行输入使能。移位寄存器模块200将产生的地址信号送入到只读存储器模块202，并将产生的使能数据信号送入12个缓存器模块203-0至203-11的输入使能端ロ，将从只读存储器模块202读出的数据输入到12个缓存器模块203-0至203-11的数据输入端，其数据输出端ロ把数据送给12个循环移位寄存器模块201-0至201-11，12个行生成矢量同时置入12个循环移位寄存器，开始编码；移位寄存器模块200的左移数据输出和右移数据输出分别送到12个循环移位寄存器模块201-0至201-11的两个数据输入端ロ，移位寄存器模块200产生的使能信号输入到12个循环移位寄存器模块201-0至201-11的并行输入使能端ロ ；每个循环移位寄存器模块201-0至201-11都是由IP核产生，数据宽度为42，每ー个时钟循环移位一次；姆隔42个时钟周期它们的初始移位向量更新一次。[0036]參照图3，噪声产生模块14包括4个随机变量产生模块140-0至140_3、求和模块141、信噪比模块144、乘法器模块142和截取模块143 ;验证编解码技术误码率的硬件平台系统的噪声产生模块产生高斯白噪声，四个随机变量的子模块各产生近似服从正态分布的 ο-bit随机变量，经平均值子模块后得到精确地服从正态分布的12-bit随机变量，然后与15-bit的信噪比SN相乘，最后截取乘法器产生的27-bit变量的前16-bit，即为数字高斯白噪声。參照图4,译码器21包括信道Memory210、变量节点处理单元211、校验节点处理单元214、存储校验节点处理单元输出的R阵Memory212、 R阵地址产生单元213、存储变量节点处理单元输出的Q阵Memory215和Q阵地址产生单元216 ;对于ー种LDPC码，为了应用该结构首先要将R阵和Q阵分块；R阵按照行均匀分块，Q阵按照列均匀分块，R阵每ー块包含的行数应当和Q阵每ー块包含的列数一致，这样R阵和Q阵才能够在相同的时间里完成更新；校验节点处理单元毎次从各块R阵中各更新一行，同时变量节点处理单元从各块Q阵中更新一列；信道输入的初始化软信息被存入译码器输入缓冲存储器即信道MemOry210，信道MemOry210采用乒乓操作，译码时变量节点处理单元211从输入缓冲存储器中读出数据；变量节点处理单元211和校验节点处理单元214是译码器的核心，完成整个迭代过程；迭代控制模块控制着整个译码器的工作流程，存储校验/变量节点处理单元输出的R/Q阵Memory212/215储存迭代过程中的迭代信息；R/Q阵地址产生单元213/216产生读取和写入存储校验/变量节点处理单元输出的R/Q阵Memory212/215的迭代信息；译码器21的输出缓冲存储器同样采用乒乓操作。R阵按照行均匀分块，Q阵按照列均匀分块，与部分并行译码不同的是R阵每ー块包含的行数应当和Q阵每ー块包含的列数一致，设为L，这样R阵和Q阵才能够在相同的时间里完成更新。校验节点处理单元毎次从各块R阵中各更新一行，同时变量节点处理单元从各块Q阵中更新一列。部分并行译码的执行都是按照更新R阵，接着更新Q阵，再更新
R阵......这样循环的顺序来进行迭代的。这样做的好处是更新R阵时用的是最新的Q
阵信息，更新Q阵时也是如此。參照图5，变量节点处理单元211包括參数修正乘法器组模块2110、原码变补码模块2111、加减法器组模块2112、判决校验模块2113和补码变原码子模块2114。变量节点处理单元211从输入缓冲存储器、R矩阵读取数据产生更新Q矩阵的“变量-校验信息”以及产生硬判数据，并判断是否是码字；将R矩阵数据通过參数修正乘法器组模块2110进行參数修正，然后进行原码变补码变换以便于后续加减法器组模块2112的对校验节点处理単元传给变量节点处理单元的迭代信息进行叠加运算，加法器运算结束后输出判决校验信息，并再将补码变回原码形式，送给Q矩阵。变量节点处理单元从输入缓冲存储器、R矩阵读取数据产生更新Q矩阵的“变量-校验信息”以及产生硬判数据，并判断是否是码字。变量节点处理单元主要由參数修正、原码变补码、加減法器组、判决校验、补码变原码子模块组成。參照图6，校验节点处理单元214包括第一 6个数中取最小值模块2140、最小值置为全I模块2141、第二 6个数中取最小值模块2142、生成输出数据模块2143和符号计算模块2144 ;符号计算模块2144是确定校验节点处理单元214传递给变量节点处理单元211数据的符号；从校验节点处理单元214输入的6个变量节点处理单元传给校验节点处理单元214的迭代信息值的绝对值中找出最小的绝对值，变量节点处理单元211传给校验节点处理单元214的迭代信息值的绝对值即去掉变量节点处理单元211传给校验节点处理单元214的迭代信息值的符号位后的比特迭代信息的幅度；第一 6个数中取最小值模块2140输出最小绝对值及最小绝对值所在的位置，最小值置全I模块2141把最小值所在的位置上的数据置为全I即使其为最大的绝对值，然后把修改过的数据送入第二 6个数中取最小值模块2142，找出此时的最小值，即为6个数据中的次小值；根据第一 6个数中取最小值模块2140和第二 6个数中取最小值模块2142输出的最小绝对值、次小绝对值、最小绝对值的位置，由复选模块根据最小值的位置选择最小值或次小值作为输出数据，从而计算出由校验 节点处理单元214传递给变量节点处理单元211数据的幅度。校验节点处理单元主要根据“变量-校验”信息产生相应得“校验-变量”信息，并且用来对每次迭代所产生的硬判决位进行奇偶校验。
权利要求1.一种基于可配置QC-LDPC编译码算法的硬件仿真验证平台，包括计算机监控模块(3)、控制模块(I)和编译码模块(2);其特征在于控制模块(I)还包括数据源模块(10)、数据调制模块(11)、第一缓冲存储模块(12)、加法器模块(13)、噪声产生模块(14)、第二缓冲存储模块(15)、数据解调模块(16)、误码检测器模块(17);编译码模块(2)包括编码器(20)和译码器(21)； 所述计算机监控模块(3)与控制模块(I)相连，数据源模块(10)输出端ロ与数据调制模块(11)输入端ロ相连，数据调制模块(11)输出端ロ与第一缓冲存储模块(12)输入端ロ相连，第一缓冲存储模块(12)输出端ロ与编码器(20)输入端ロ相连，编码器(20)输出端ロ与加法器模块(13)输入端ロ相连,噪声产生模块(14)输出端ロ与加法器模块(13)输入端ロ相连，加法器模块(13)输出端ロ与第二缓冲存储模块(15)输入端ロ相连，第二缓冲存储模块(15)输出端ロ与译码器(21)输入端ロ相连，译码器(21)输出端ロ与数据解调模块(16)输入端ロ相连，数据解调模块(16)输出端ロ、数据源模块(10)输出端ロ均与误码检测器模块(17)输入端ロ相连； 计算机监控模块(3)输入包括码长、码率、迭代次数编译码控制參数，与数据源模块(10)相连产生编译码信号，通过数据调制模块(11)把该信号调制到合适信道，在进行编码前通过第一缓冲存储模块(12)进行缓存，编码后的信号与噪声产生模块(14)通过加法器模块(13)进行混合；编码后信号与噪声的混合信号暂存于第二缓冲存储模块(15)中，译码器(21)把数据从第二缓冲存储模块(15)中取出来，进行译码，然后把译码后信号送入数据解调模块(16)进行解调复原，复原后与数据源产生的信号同时送入误码检测器模块(17)进行误码判断，对编解码模块性能进行测试。
2.根据权利要求I所述的ー种基于可配置QC-LDPC编译码算法的硬件仿真验证平台，其特征在于噪声产生模块(14)包括4个随机变量产生模块(140-0至140-3)、求和模块(141)、信噪比模块(144)、乘法器模块(142)和截取模块(143) ;4路随机变量产生模块(140-0至140-3)产生四路随机信号，将该四路信号输入至求和模块(141)进行相加，乘法器模块(142)将求和模块(141)输入的求和结果信号与信噪比模块(144)产生的信号进行相乘，截取模块(143)，将从乘法器得到的信号进行截取操作得到高斯白噪声并进行输出。
3.根据权利要求I所述的ー种基于可配置QC-LDPC编译码算法的硬件仿真验证平台，其特征在于编码器(20)包括移位寄存器模块(200)、只读存储器模块(202)、12个循环移位寄存器模块(201-0至20ト11)、12个缓存器模块(203-0至203-11)； 移位寄存器模块(200)的地址线输出端ロ与只读存储器模块(202)的地址线输入端ロ相连，移位寄存器模块(200)的使能数据输出端ロ分别与12个缓存器模块(203-0至203-11)的使能数据输入端ロ相连，移位寄存器模块(200)的左移数据输出端ロ分别与12个循环移位寄存器模块(201-0至201-11)的左移数据输入端ロ相连，移位寄存器模块(200)的右移数据输出端ロ分别与12个循环移位寄存器模块(201-0至201-11)的右移数据输入端ロ相连，移位寄存器模块(200)的使能信号输出端ロ分别与12个循环移位寄存器模块(201-0至201-11)的使能信号输入端ロ相连；只读存储器模块(202)的数据线输出端ロ分别与12个缓存器模块(203-0至203-11)的数据输入端ロ相连；12个缓存器模块(203-0至203-11)的数据输出端ロ分别与12个循环移位寄存器模块(201-0至201-11)的编码信号输入端ロ一一对应相连；12个循环移位寄存器模块(201-0至201-11)的编码信号输出 端ロ输出编码后的信号。
专利摘要本实用新型公开了一种基于可配置QC-LDPC编译码算法的硬件仿真验证平台，涉及通信信道编解码领域，验证了不同码长、码率的编解码性能，为通信信道纠错码提供了很好的解决方案。数据源产生信号，调制到一定频率上，再进行编码操作，编码之后的信号加噪，再译码出该信号，将此信号解调还原出原来信号，与数据源产生的信号来比较，检测出误码率。该硬件验证系统有着非常大的灵活性，码长、码率、迭代次数可配置可变，噪声种类可变，调制方式可变，因此该系统可用于仿真不同的通信场合，来验证QC-LDPC码的适应性，并通过仿真得出何种场合何种码字信息码的性能达到最优。
文档编号H04L1/00GK202475439SQ20112048255
公开日2012年10月3日 申请日期2011年11月28日 优先权日2011年11月28日
发明者李军佑, 李斌, 杜克明, 杨婷, 王天彪, 白杏杏, 程理丽, 许仕龙 申请人:中国电子科技集团公司第五十四研究所