专利名称：一种基于硬件提取1588时间戳的lxi接口电路的利记博彩app
技术领域：
本发明涉及一种基于硬件提取1588时间戳的LXI接口电路。
背景技术：
Agilent和VXI ^Technology公司于2004年提出了一种新的仪器总线-LXI (LAN extensions for Instrumentation) 0 LXI仪器无须专门的背板总线机箱和零槽控制器，直接利用通用PC的标准LAN接口，很大程度上降低了开发和应用成本。而LAN又是业界最稳定和生命周期最长并且还在不断发展的开放式工业标准，各厂商很容易将现有的仪器产品移植到LAN平台上来，这些都为组建更大范围的分布式自动测控系统提供了方便。同时 LXI总线标准定义了基于IEEE1588的精密时间同步功能，在测试测量领域第一次引入了基于时间触发的概念，很容易构建实时测试系统。随着ATS(Automatic Test System)技术的发展，在分布式测控系统中，要求测试仪器具有远距离程控功能，现有的总线如GPIB、PCI/PXI等都无法很好的满足要求， IEEE1588精密时间同步协议可以实现测试测量仪器或系统的远程触发同步功能，具有 IEEE1588功能的仪器的时间同步触发精度是B类LXI仪器的一个关键技术，直接决定着一个ATS系统的性能，但目前通常使用的是软件提取IEEE1588时间戳的方法来实现，精度在毫秒级，难以满足ATS技术的发展趋势；另外，LXI vl. 2标准自采用IEEE1588-2008新协议标注以来，与以前LXI仪器采用的IEEE1588-2002都无法兼容使用，给搭建测试系统带来很大的限制。该基于硬件提取1588时间戳的LXI接口板采用硬件提取时间戳的方式，在网络的PHY物理层来提取，有效消除了 LAN协议带来的网络延时，同步精度达到纳秒级，而且采用了 IEEE1588-2008与IEEE1588-2002兼容的两种IEEE1588协议的实现方法，使得LXI仪器具有广泛的兼容性，能够在ATS中发挥重要作用。
发明内容
本发明提供一种基于LXI总线标准的基于硬件提取1588时间戳的LXI接口电路。本发明的技术解决方案一种基于硬件提取1588时间戳的LXI接口电路，其特殊之处在于包括嵌入式处理器电路、IEEE 1588触发管理电路、FLASH存储电路、DDR动态存储电路和LAN接口通信电路GPIB/USB接口电路；所述嵌入式处理器电路是用于提供与控制计算机通讯的网络接口，实现程序存储和处理相关的LXI总线协议；所述IEEE 1588触发管理电路用于处理1588协议，管理1588相关触发和提取时间戳；所述FLASH存储电路用于存储系统数据和应用程序；所述DDR动态存储电路用于动态存储过程数据，为应用程序的读取、执行提供缓冲；
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所述LAN接口通信电路提供与控制计算机通讯的硬件通路。上述嵌入式处理器电路包括PowerPC处理器Ul，所述PowerPC处理器Ul包括内部总线接口 U1A、DDR SDRAM控制器接口 U1B、本地总线接口 U1C、网络MAC接口 U1G、主时钟和 IO 口 U1D，所述内部总线接口 UlA与PCI接口 2通信连接，所述DDR SDRAM控制器接口 U IB 为DDR动态存储电路提供地址、数据和控制链路；所述本地总线接口 UlC为FLASH存储电路提供接口，所述网络MAC接口 UlG提供两路自适应网络通路，第一路与LAN接口通信电路相连、第二路用于向IEEE1588触发管理电路提供IEEE 1588协议的PPS时钟和I/O端口 ；所述主时钟和IO 口 UlD中主时钟用于为PowerPC处理器的时钟输入，IO 口用于向IEEE 1588 触发管理电路提供触发通路以及向LED指示模块提供控制端口。还包括用于实现GPIB/USB硬件通路的GPIB/USB接口电路，本地总线接口 UlC还为GPIB接口电路提供接口，所述GPIB/USB接口电路与本地总线接口 UlC连接。上述IEEE 1588触发管理电路包括可编程逻辑器件FPGAU20，所述可编程逻辑器件FPGAU20的LLD
数据线与PowerPC处理器Ul的本地总线电路连接；所述可编程逻辑器件FPGAU20的F1588_I0与PowerPC处理器Ul的IEEE1588I/0端口连接；可编程逻辑器件FPGAU20输出端与LAN接口电路的PPS秒脉冲F1588_CLK0UT管脚连接。上述FLASH存储电路包括用于完成程序及数据存储的32MB的NOR FLASH芯片TO、 第一地址锁存器芯片U4、第二地址锁存器芯片TO以及用于数据缓冲的门电路U7，所述第一地址锁存器芯片U4、第二地址锁存器芯片U5、门电路U7依次串联，形成缓冲电路，所述32MB 的NOR FLASH芯片U6通过缓冲电路与PowerPC处理器的本地总线接口 UlC电路连接。上述DDR动态存储电路包括两个并联的第一 DDR SDRAM存储芯片U2第二 DDR SDRAM存储芯片U3，所述第一 DDR SDRAM存储芯片U2和第二 DDR SDRAM存储芯片U3均与 DDR SDRAM控制器接口 UlB连接。上述LAN接口通信电路包括网络PHY芯片U12、反相器U13、压控振荡器Y2以及Π 型低通滤波器，所述放大器U13的输入端接收可编程逻辑器件FPGAU20的PWM脉宽调制后信号CP_0UT，所述放大器U13的输出端输出PWM脉宽调制后信号CP_0UT的反向信号给Π型低通滤波器的输入端，所述Π型低通滤波器的输出端与压控振荡器Υ2控制端连接，所述压控振荡器Υ2的输出端与网络PHY芯片U12连接。上述GPIB/USB接口电路包括GPIB接口芯片UlO、USB接口芯片U29，GPIB接口芯片UlO与本地总线接口 UlC相连，USB接口芯片U29与PowerPC处理器的本地总线接口 UlC 相连。上述DDR SDRAM控制器接口 UlB和DDR动态存储电路连接线路中还包括匹配电阻 RN16 RN26，所述主时钟和10 口 UlD和PowerPC处理器的时钟输入链路上还设置有时钟分配芯片U43，所述DDR动态存储电路还包括端接电阻和电压驱动芯片U44，所述第一 DDRSDRAM 存储芯片U2的输入端接有端接电阻(R176-R180)，所述第二 DDR SDRAM存储芯片U3的输入端接有端接电阻(R171-R184)。本发明所具有的优点1、本发明中的采用硬件提取时间戳的方式，在网络PHY层进行1588时间戳提取后，使用FPGA来辅助完成1588的触发管理；在高性能的MPC处理器中来LXI协议处理，并建立上位机、功能电路等接口电路管理。2、本发明DDR SDRAM控制器接口 UlB和DDR动态存储电路连接线路中还包括匹配电阻RN16 R拟6，消除高速传输时因阻抗匹配而引起的信号反射。3、本发明主时钟和IO 口 UlD和PowerPC处理器的时钟输入链路上还设置有时钟分配芯片U43，增强时钟驱动能力和时钟稳定性。4、本发明DDR动态存储电路还包括端接电阻和电压驱动芯片U44，第一 DDRSDRAM存储芯片U2的输入端接有端接电阻R176-R180，第二 DDR SDRAM存储芯片 U3的输入端接有端接电阻R171-R184，提高DDR存储的可靠性，设计了端接电阻RN[27:34]， 由U44提供端接电压VTT和DDR驱动参考电压MPC_MVREF。
图1为本发明的基于硬件提取1588时间戳的LXI接口电路的结构图；图2为本发明嵌入式处理器电路原理图；其中图2a为U1A，图沘为U1B，图2c为U1C，图2d为U1D，图2e为U1F，图2f为 UlG ；图3为本发明IEEE 1588触发管理电路原理图；图4为本发明FLASH存储电路原理图；图5为本发明DDR动态存储电路原理图；图6为本发明LAN接口通信电路原理图；图7为本发明内部总线接口电路原理图；图8为本发明GPIB/USB接口电路原理图。
具体实施例方式如图1所示，一种基于硬件提取1588时间戳的LXI接口板电路是LXI仪器的总线实现单元。LXI总线仪器的IEEE1588协议在该接口电路板中实现，主要实现两方面的功能①主时钟以及LXI设备/仪器间的时间同步；②在LXI设备/仪器内部，利用本机的 IEEE1588时钟，实现带有时间戳信息数据包的事件触发，也即时间触发。LXI仪器的时间同步功能，主要使用IEEE1588协议，通过和网络内同组的LXI设备/仪器/主时钟，多次交换带有发送和接收时间戳的数据包，从而计算网络数据延迟，并参考主时钟的时间信息，达到网络内同组LXI仪器时间同步的目的。这个过程的关键技术有两个①通过硬件或者软件及时给发送出的网络同步信息数据包添加发送时刻的时间戳信息，或者在接受到网络同步信息数据包时及时添加接收时刻的时间戳信息；其中硬件处理时间戳的方法精度高，而软件方法由于在网络协议层中给网络数据包添加时间戳，受操作系统任务调度的影响较大，所以这种方式精度较低。②在IEEE1588协议服务程序的管理下，计算网络数据传输的延时量，并跟据接口自带的高精度IEEE1588时钟的等级和精度， 综合修正IEEE1588时钟计数器，从而和系统主时钟保持时间同步。具体电路包括有嵌入式处理器电路、IEEE 1588触发管理电路、FLASH存储电路、 DDR动态存储电路、LAN接口通信电路、内部总线接口电路和GPIB/USB接口电路等；
包括嵌入式处理器电路、IEEE 1588触发管理电路、FLASH存储电路、DDR动态存储电路和LAN接口通信电路GPIB/USB接口电路；嵌入式处理器电路是用于提供与控制计算机通讯的网络接口，实现程序存储和处理相关的LXI总线协议；IEEE 1588触发管理电路用于处理1588协议，管理1588相关触发和提取时间戳； FLASH存储电路用于存储系统数据和应用程序；DDR动态存储电路用于动态存储过程数据， 为应用程序的读取、执行提供缓冲；LAN接口通信电路提供与控制计算机通讯的硬件通路。如图2所示，该图中主要描述了处理器的各接口管理单元和IEEE1588-V2002的实现接口单元。嵌入式处理器电路中使用PowerPC处理器U1，主频高达667MHz。该电路中， 使用32bit、运行频率66MHz的内部总线接口 UlA与功能模块进行通信连接，发送数据包和指令包；DDR SDRAM控制器接口 U IB为DDR动态存储电路提供地址、数据和控制链路，在各连接线路中增加匹配电阻RN16 R拟6，消除高速传输时因阻抗匹配而引起的信号反射；本地总线UlC采用32bit地址线与数据线复用的方式，为FLASH、GPIB等外设提供接口 ；网络 MAC接口 UlG提供两路1000M/IOOM/IOM自适应网络通路，第一路与LAN接口通信电路的PHY 直接相连，是实现IEEE1588-2008的网络通道、第二路LAN接口实现IEEE1588-2002协议， 提供IEEE1588协议的PPS时钟和I/O管理，同时CFG_RS
设置PowerPC起动配置字， 决定系统的启动模式；外部串行通信控制接口 UlF提供USB接口、RS232接口、IIC接口和 SPI接口 ；主时钟和IO 口 UlD中，使用外部66MHz有源晶振作为PowerPC处理器主时钟，通过一个时钟分配芯片U43，增强时钟驱动能力和时钟稳定性，用IO 口来作为LXI_TRIG
的8个触发通路和LED指示模块的控制端口。如图3所示，IEEE1588触发管理电路采用编程逻辑器件FPGA来实现，8位数据线 LLD
与PowerPC的LocalBus连接，建立PowerPC处理器和FPGA之间的通信，也可以使用SPI 口进行简单的控制；LXIjRIG
在接收到LXI出发后，进行触发路由等相关处理，同时将触发送入PowerPC中，完成触发动作，发送触发信号也是由这8根触发线完成； F1588_I0收发1588事件到FPGA中进行处理；F_1588_PPS输出由FPGA处理的1588PPS秒脉冲，CP_0UT是经过FPGA进行PWM脉宽调制后的输出信号，用来调整网络传输时钟，F1588_ CLKOUT接收由网络PHY输出的PPS秒脉冲，LAN_X1接收网络PHY晶振时钟。当需要调整网络时钟时，LAN_X1将当前网络时钟反馈到FPGA中，FPGA通过一定的PWM算法，输出CP_0UT 来调整当前时钟。如图4所示，FLASH存储电路采用32MB的NOR FLASH来完成程序及数据的存储， U6与PowerPC的LocalBus连接，使用2个16bit的地址锁存器芯片U4/U5，1个16bit的门电路U7进行数据缓冲，提信号高稳定性。如图5所示，DDR动态存储电路实现数据的高速缓存，使用2片64MB的16bitDDR SDRAM存储芯片U2/U3直接与PowerPC DDR控制器相连，为了提高DDR存储的可靠性，设计了端接电阻RN[27:34]，由U44提供端接电压VTT和DDR驱动参考电压MPC_MVREF。如图6所示，U12为网络PHY芯片，与上位机进行网络通信的接口，同时硬件提取 IEEE1588-2008时间戳。U13在接收CP_0UT信号后进行反向，然后通过由C68、C62、C67、R58 组成的Π型低通滤波器，将始终PWM调制信号CP_0UT送入压控振荡器Y2控制端，进行本地网络时钟调整。端口 Jl可以选择IEEE1588-2002协议或IEEE1588-2008协议的IEEE1588的PPS秒脉冲输出，来实现IEEE1588-2002和IEEE1588-2008两种协议PPS秒脉冲的兼容。 U[15:19]和拨码开关SWl为系统提供起动配置字。如图7所示，P2和P3为内部总线接口，提供32bti、66MHz的接口与功能模块通信接口。如图8所示，除了 LAN接口夕卜，该B类接口电路还可以使用GPIB和USB接口与上位机通信。UlO为专用的GPIB接口芯片，为了使得3. 3V的PowerPC端口电压和5V的GPIB电压匹配，使用U9带有电压转换的16bit缓冲门电路。USB接口使用U29专用芯片与PowerPC 直接相连，实现USB2. 0通信协议。RS232为调试端口，使用U31专用芯片，在调试过程中通过RS232打印启动和调试信息。
权利要求
1.一种基于硬件提取1588时间戳的LXI接口电路，其特征在于包括嵌入式处理器电路、IEEE 1588触发管理电路、FLASH存储电路、DDR动态存储电路和LAN接口通信电路 GPIB/USB 接口电路；所述嵌入式处理器电路是用于提供与控制计算机通讯的网络接口，实现程序存储和处理相关的LXI总线协议；所述IEEE 1588触发管理电路用于处理1588协议，管理1588相关触发和提取时间戳；所述FLASH存储电路用于存储系统数据和应用程序；所述DDR动态存储电路用于动态存储过程数据，为应用程序的读取、执行提供缓冲；所述LAN接口通信电路提供与控制计算机通讯的硬件通路。
2.根据权利要求1所述的基于硬件提取1588时间戳的LXI接口电路，其特征在于所述嵌入式处理器电路包括PowerPC处理器(Ul)，所述PowerPC处理器(Ul)包括内部总线接口(UlA)、DDR SDRAM控制器接口(UlB)、本地总线接口(UlC)、网络MAC接口(UlG)、主时钟和IO 口(UlD)，所述内部总线接口(UlA)与PCI接口⑵通信连接，所述DDR SDRAM控制器接口(UlB)为DDR动态存储电路提供地址、数据和控制链路；所述本地总线接口(UlC) 为FLASH存储电路提供接口，所述网络MAC接口(UlG)提供两路自适应网络通路，第一路与 LAN接口通信电路相连、第二路用于向IEEE 1588触发管理电路提供IEEE1588协议的PPS 时钟和I/O端口 ；所述主时钟和IO 口(UlD)中主时钟用于为PowerPC处理器的时钟输入， IO 口用于向IEEE 1588触发管理电路提供触发通路以及向LED指示模块提供控制端口。
3.根据权利要求1所述的基于硬件提取1588时间戳的LXI接口电路，其特征在于还包括用于实现GPIB/USB硬件通路的GPIB/USB接口电路，本地总线接口(UlC)还为GPIB接口电路提供接口，所述GPIB/USB接口电路与本地总线接口(UlC)连接。
4.根据权利要求1所述的基于硬件提取1588时间戳的LXI接口电路，其特征在于所述IEEE 1588触发管理电路包括可编程逻辑器件FPGA(U20)，所述可编程逻辑器件 FPGA(U20)的LLDW:7]数据线与PowerPC处理器(Ul)的本地总线电路连接；所述可编程逻辑器件FPGA(U20)的F1588_I0与PowerPC处理器(Ul)的IEEE1588I/0端口连接；可编程逻辑器件FPGA(U20)输出端与LAN接口电路的PPS秒脉冲F1588_CLK0UT管脚连接。
5.根据权利要求1所述的基于硬件提取1588时间戳的LXI接口电路，其特征在于所述FLASH存储电路包括用于完成程序及数据存储的32MB的NORFLASH芯片⑴6)、第一地址锁存器芯片(U4)、第二地址锁存器芯片(U5)以及用于数据缓冲的门电路(U7)，所述第一地址锁存器芯片(U4)、第二地址锁存器芯片(U5)、门电路 (U7)依次串联，形成缓冲电路，所述32MB的NOR FLASH芯片(U6)通过缓冲电路与PowerPC 处理器的本地总线接口(UlC)电路连接。
6.根据权利要求1所述的基于硬件提取1588时间戳的LXI接口电路，其特征在于所述DDR动态存储电路包括两个并联的第一 DDR SDRAM存储芯片(U2)第二 DDR SDRAM存储芯片(U3)，所述第一 DDR SDRAM存储芯片(U2)和第二 DDR SDRAM存储芯片(U3)均与DDR SDRAM控制器接口(UlB)连接。
7.根据权利要求1所述的基于硬件提取1588时间戳的LXI接口电路，其特征在于所述LAN接口通信电路包括网络PHY芯片(U12)、反相器(U13)、压控振荡器(Y2)以及Π型低通滤波器，所述放大器(U13)的输入端接收可编程逻辑器件FPGA (U20)的PWM脉宽调制后信号(CP_0UT)，所述放大器(U13)的输出端输出PWM脉宽调制后信号(CP_0UT)的反向信号给π型低通滤波器的输入端，所述π型低通滤波器的输出端与压控振荡器m控制端连接，所述压控振荡器m的输出端与网络PHY芯片(U12)连接。
8.根据权利要求1所述的基于硬件提取1588时间戳的LXI接口电路，其特征在于所述GPIB/USB接口电路包括GPIB接口芯片(UlO)、USB接口芯片(似9)，GPIB接口芯片(UlO) 与本地总线接口(UlC)相连，USB接口芯片(U29)与PowerPC处理器的本地总线接口(UlC) 相连。
9.根据权利要求1所述的基于硬件提取1588时间戳的LXI接口电路，其特征在于 所述DDR SDRAM控制器接口(UlB)和DDR动态存储电路连接线路中还包括匹配电阻(RN16 R拟6)，所述主时钟和IO 口(UlD)和PowerPC处理器的时钟输入链路上还设置有时钟分配芯片(U43)，所述DDR动态存储电路还包括端接电阻和电压驱动芯片(U44)，所述第一 DDRSDRAM存储芯片(U2)的输入端接有端接电阻(R176-R180)，所述第二DDR SDRAM存储芯片(U3)的输入端接有端接电阻(R171-R184)。
全文摘要
本发明涉及一种基于硬件提取1588时间戳的LXI接口电路，包括嵌入式处理器电路是用于提供与控制计算机通讯的网络接口，实现程序存储和处理相关的LXI总线协议；IEEE 1588触发管理电路用于处理1588协议，管理1588相关触发和提取时间戳；FLASH存储电路用于存储系统数据和应用程序；DDR动态存储电路用于动态存储过程数据，为应用程序的读取、执行提供缓冲；LAN接口通信电路提供与控制计算机通讯的硬件通路。本发明提供一种基于LXI总线标准的基于硬件提取1588时间戳的LXI接口电路。实现在高性能的MPC处理器中进行LXI协议处理，并建立上位机、功能电路等接口电路管理。
文档编号H04L12/40GK102420735SQ20111043695
公开日2012年4月18日 申请日期2011年12月20日 优先权日2011年12月20日
发明者刘学钢, 周正兴, 李小杰, 苗胜, 郭恩全, 闫永胜 申请人:陕西海泰电子有限责任公司