专利名称：一种rf接口的利记博彩app
技术领域：
本发明涉及一种高频无线电波收发装置，尤其是一种射频(RF)接口。
背景技术：
公知的RF接口通常包括射频收发模块和外部数据接口，由外部数据接口将需要发送的数据传递至射频收发模块进行发射，由射频收发模块将接收到的数据传递至外部数据接口，这种形式的RF接口经常由于射频收发模块与外部数据接口之间的速度匹配问题造成数据丢失，作为改进的形式，将缓存装置设置于射频收发模块和外部数据接口之间，该形式虽然能在一定程度上改善数据丢失，却无法实现对数据进行数字调制及数字解调以满足数字通讯的需要，虽然又有增加数字调制解调模块的产品问世，但是这些产品功能单一，只能针对某种特定的调制解调方式，一旦需要改变调制解调方式就要变更电路设计，通用性差，且当数据流量较大时也很难避免数据丢失。
发明内容
针对现有RF接口所存在的上述问题，本发明提供一种可根据需要改变电路结构且能有效避免数据丢失的RF接口。本发明解决技术问题所采用的技术手段为
一种RF接口，包括射频收发单元，存储单元、CPU单元、外部控制接口和输入输出单元；所述射频收发单元包括射频数据接口和射频控制接口，所述射频控制接口与所述CPU单元连接，所述CPU单元控制所述射频收发单元,所述CPU单元与所述输入输出单元连接，所述CPU单元控制所述输入输出单元，所述CPU单元与所述外部控制接口连接，所述外部控制接口向所述CPU单元传送外部控制指令；
所述射频数据接口与所述输入输出单元连接，所述输入输出单元与所述存储单元连接，所述存储单元包括与外界传送数据的外部数据接口，所述存储单元与所述输入输出单元以及所述射频收发单元形成数据链路，其中，
所述CPU单元和所述输入输出单元主要由通过编程方式构造硬件结构的可配置器件形成，所述可配置器件包括配置程序下载接口，所述配置文件下载接口用于下载用以构成所述可配置器件硬件结构的配置程序。上述RF接口，其中，还包括IOOMHz时钟信号发生装置，所述IOOMHz时钟信号发生装置与所述CPU单元连接，所述IOOMHz时钟信号发生装置，为所述CPU单元提供时钟信号。上述RF接口，其中，所述射频收发单元包括信号衰减装置，所述信号衰减装置与所述CPU单元连接，所述CPU单元控制所述信号衰减装置。上述RF接口，其中，所述存储单元为静态存储器。上述RF接口，其中，所述外部控制接口为串行接口。上述RF接口，其中，所述外部数据接口为串行接口。上述RF接口，其中，所述配置程序下载接口为串行接口。
上述RF接口，其中，还包括加密单元，所述加密单元与所述CPU单元和所述输入输出单元分别连接，所述加密单元根据所述CPU单元的指令将所述输入输出单元中正在处理的数据进行加密或者解密。本发明的有益效果是
可根据不同的调制解调需要变更电路结构而无需重新设计制作电路，采用快进快出数据存取方式，有效避免数据丢失。
图I是本发明一种RF接口的电路连接框图。
具体实施例方式下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。如图I所示,本发明一种RF接口，包括射频收发单元,存储单元、CPU单元、外部控制接口和输入输出单元；
射频收发单元包括射频数据接口和射频控制接口，射频控制接口与CPU单元连接，CPU单元控制射频收发单元，CPU单元与输入输出单元连接，CPU单元控制输入输出单元，CPU单元与外部控制接口连接，外部控制接口向CPU单元传送外部控制指令；
射频数据接口与所述输入输出单元连接，输入输出单元与存储单元连接，存储单元包括与外界传送数据的外部数据接口，存储单元与输入输出单元以及射频收发单元形成数据链路，其中，
CPU单元和输入输出单元主要由通过编程方式构造硬件结构的可配置器件形成，可配置器件包括配置程序下载接口，配置文件下载接口用于下载用以构成可配置器件硬件结构的配置程序。本发明的工作原理是发射时，外部电路将需发送的数据通过外部数据接口送入存储单元，同时通过外部控制接口传送指令至CPU单元，CPU单元控制输入输出单元读取存储单元中的数据，并发送至射频收发单元，CPU单元控制射频发射单元将数据发射，在CPU单元控制输入输出单元读取存储单元中的数据时可以进行必要的数字调制或者加密；接收时射频收发单元的静噪被射频信号打开，射频收发单元传送中断至CPU单元，CPU单元处理中断后控制输入输出单元将射频收发单元收到的数据传送至存储单元，同时由CPU单元通过外部控制接口向外围电路发出中断，外围电路处理中断后通过外部数据接口读取存储单元中的数据，在CPU单元控制输入输出单元将射频收发单元收到的数据传送至存储单元时可进行必要的数字解调或者解密。模拟调制解调的工作由射频收发单元完成。可配置器件为FPGA即现场可编程门阵列，通过其内置的数以万计的逻辑单元可以实现各种不同的电路结构，通过配置程序下载接口可以根据RF接口的需要实时改变电路结构。同时由FPGA元件内建的软核CPU形成CPU单元，通过IOOMHz时钟信号发生装置，为CPU单元提供时钟信号，可以提高RF接口的数据处理能力。再由FPGA内建的快进快出(FIFO)存储结构以及内嵌的双端口随机存储器(RAM)形成输入输出单元，使RF接口的数据吞吐能力得到提高，有效避免了数据丢失。用传统定制电路实现以上功能电路体积较大，不易制成较小的产品，FGPA元件集成度高，体积较小，使本发明的RF接口可以制成较小体积
4的产品。进一步的，射频收发单元包括信号衰减装置，信号衰减装置与CPU单元连接，CPU单元控制信号衰减装置，设置信号衰减装置可以在信号过强时保护接收电路。进一步的，存储单元为静态存储器，静态存储器无需上电刷新，适合高速读取场合，可以进一步提高本发明RF接口的数据读取速度。进一步的，外部控制接口、外部数据接口及配置程序下载接口为串行接口。优选的，串行接口可以选择RS232、RS422或者RS485接口规范，串行接口连线数较少，方便布线，且各种电器及物理规范较完善，方便根据需要做出选择，RS232、RS422及RS485接口规范应用广泛，方便与外围电路其其他设备匹配，且连接机具品种繁多，便于选择。进一步的，还包括加密单元，加密单元与CPU单元和输入输出单元分别连接，加密单元根据CPU单元的指令将输入输出单元中正在处理的数据进行加密或者解密。通过设置加密单元可以提高RF接口数据传输的安全性，适合应用在对数据安全有较高要求的场合。以上所述仅为本发明较佳的实施例，并非因此限制本发明的申请专利范围，所以凡运用本发明说明书及图示内容所作出的等效结构变化，均包含在本发明的保护范围内。
权利要求
1.一种RF接口，包括射频收发单元，存储单元、CPU单元、外部控制接口和输入输出单元;所述射频收发单元包括射频数据接口和射频控制接口，所述射频控制接口与所述CPU单元连接，所述CPU单元控制所述射频收发单元,所述CPU单元与所述输入输出单元连接,所述CPU单元控制所述输入输出单元，所述CPU单元与所述外部控制接口连接，所述外部控制接口向所述CPU单元传送外部控制指令；所述射频数据接口与所述输入输出单元连接，所述输入输出单元与所述存储单元连接，所述存储单元包括与外界传送数据的外部数据接口，所述存储单元与所述输入输出单元以及所述射频收发单元形成数据链路，其特征在于，所述CPU单元和所述输入输出单元主要由通过编程方式构造硬件结构的可配置器件形成，所述可配置器件包括配置程序下载接口，所述配置文件下载接口用于下载用以构成所述可配置器件硬件结构的配置程序。
2.如权利要求I所述RF接口，其特征在于，还包括IOOMHz时钟信号发生装置，所述IOOMHz时钟信号发生装置与所述CPU单元连接，所述IOOMHz时钟信号发生装置，为所述(PU单元提供时钟信号。
3.如权利要求I所述RF接口，其特征在于，所述射频收发单元包括信号衰减装置，所述信号衰减装置与所述CPU单元连接，所述CPU单元控制所述信号衰减装置。
4.如权利要求I所述RF接口，其特征在于，所述存储单元为静态存储器。
5.如权利要求1-4中任一所述RF接口，其特征在于，所述外部控制接口为串行接口。
6.如权利要求1-4中任一所述RF接口，其特征在于，所述外部数据接口为串行接口。
7.如权利要求1-4中任一所述RF接口，其特征在于，所述配置程序下载接口为串行接□。
8.如权利要求1-4任一所述RF接口，其特征在于，还包括加密单元，所述加密单元与所述CPU单元和所述输入输出单元分别连接，所述加密单元根据所述CPU单元的指令将所述输入输出单元中正在处理的数据进行加密或者解密。
全文摘要
本发明涉及一种RF接口，包括射频收发单元，存储单元、CPU单元、外部控制接口和输入输出单元；所述射频收发单元包括射频数据接口和射频控制接口，所述射频控制接口与所述CPU单元连接，所述CPU单元控制所述射频收发单元，所述CPU单元与所述输入输出单元连接，所述CPU单元控制所述输入输出单元，所述CPU单元与所述外部控制接口连接，所述外部控制接口向所述CPU单元传送外部控制指令；所述射频数据接口与所述输入输出单元连接，所述输入输出单元与所述存储单元连接。本发明的有益效果是可根据不同的调制解调需要变更电路结构而无需重新设计制作电路，采用快进快出数据存取方式，有效避免数据丢失。
文档编号H04B1/38GK102916714SQ20111022227
公开日2013年2月6日 申请日期2011年8月4日 优先权日2011年8月4日
发明者秦忠, 王可意, 王升阳, 郭英, 杨永胜 申请人:上海秀派电子科技有限公司