专利名称：一种数字视音频延时电路的利记博彩app
技术领域：
本实用新型属于电子信息领域，尤其涉及一种数字视音频延时电路。
背景技术：
目前，很多电视台在规划现场直播时，如何保证节目播出的安全性和可靠性是首 要问题。虽然在直播机房中相关设备的安全性和稳定性已经得到了很大的提高和保障，但 是对人为原因所导致的不稳定因素，很难在播出过程中予以避免，也无法进行事先准备。因 此在这个环节中，使用延时播出系统，是一种最安全、最简单的解决方法，通过对电视信号 进行数秒钟的延时播出处理，可以通过监视电视画面内容，有效保证信号的安全传输。传统的视音频延时播出系统使用一台视频服务器将需要延时的信号录制到硬盘 上，然后经过一段时间的延时后将信号播出去，它的延时时间可以很长，而且可以对录制的 素材进行剪切等操作，但是这种方式需要配备较多周边设备，而且相对昂贵，图像在延时过 程中经过了压缩，图像的质量有所损失。从而导致用户在信号前端为获得完美图像质量而 付出的投资和努力得不到有效的延续和保证。
发明内容为了解决在播出过程中对一些人为或者其他原因影响节目播出的安全性和可靠 性问题，又不需要巨大的设备投入，还能保证图像质量不因压缩而影响，因此有必要提供一 种数字视音频延时电路。本实用新型的最大延时时间由存储体的容量大小决定，具体延时时间可通过读出 控制电路在0秒到最大延时时间之间设置。本实用新型提供一种数字视音频延时电路，包括数字视音频数据处理及写入电路 10、数据读写控制电路20、数字视音频数据处理及输出电路30、存储体电路40和电源供电 电路50;所述存储体电路40分别与所述数字视音频数据处理及写入电路10、数据读写控制 电路20、数字视音频数据处理及输出电路30相连接，所述电源供电电路50用于提供电源给 视频延时电路。所述数字视音频数据处理及写入电路10包括数字视音频输入电路11、ITU656转 换为ITO601电路12、ITO601+I2S数据写入DDR电路13 ；所述数字视音频输入电路11依序 与ITO656转换为ITO601电路12、ITU601+I2S数据写入DDR电路13相连接。所述数据读写控制电路20包括CPU控制电路21、DDR写入地址发生器22、DDR写 入控制电路23、时钟发生器M、DDR读出地址发生器25以及DDR读出控制电路沈；所述DDR DDR写入地址发生器22通过所述DDR写入控制电路23与存储体40相连接，所述DDR读出 地址发生器25通过DDR读出控制电路沈与所述存储体40相连接。所述数字视音频数据处理及输出电路30包括数字视音频输出电路31、ITU601转 换为ITO656电路32、以及从DDR读取ITO601+I2S数据电路33 ；所述从DDR读取ITO601+I2S 数据电路33依序与ITO601转换为ITO656电路32、数字视音频输出电路31相连接。[0010]本实用新型的有益效果为提供一种数字视音频延时电路，实现现场直播节目的 延时播出，保证节目播出的安全性和可靠性，同时在延时过程中不压缩图像，保证图像质 量。此数字视音频延时电路与现有的延时播出系统相比，节省了很多大型设备的投入，同时 电路实现简单。
图1是本实用新型的系统框图；图2是本实用新型的分解框图。
具体实施方式
下面将结合说明书附图对本实用新型的实施方式作具体说明。如图1所示的本实用新型的系统框图，本实用新型提供一种数字视音频延时电 路，包括数字视音频数据处理及写入电路10、数据读写控制电路20、数字视音频数据处理 及输出电路30、存储体电路40和电源供电电路50。所述存储体电路40分别与所述数字视 音频数据处理及写入电路10、数据读写控制电路20、数字视音频数据处理及输出电路30相 连接，所述电源供电电路50用于提供电源给视频延时电路。如图2所示的本实用新型的分解框图，在数字视音频延时电路中，该数字视音频 数据处理及写入电路10包括数字视音频输入(ITU656 + I2S)电路11、ITO656转换为 ITU601电路12、ITU601+I2S数据写入DDR电路13。所述数字视音频输入(ITU656 + I2S) 电路11依序与ITO656转换为ITO601电路12、ITO601+I2S数据写入DDR电路13相连接，所 述数字视音频输入信号为ITTO56格式的数字视频信号和I2S格式的数字音频信号，ITU656 转换为ITO601电路12将9芯传输的串行8位数据和时钟信号ITO656转化为21芯传输的 并行16位数据信号以及行场同步信号，ITU601+I2S数据写入DDR电路13在数据读写控制 电路20的控制下将ITO601数字视频信号和I2S数字音频信号写入存储体电路40中缓存。所述数据读写控制电路20包括CPU控制电路21、DDR写入地址发生器22、DDR写入 控制电路23、时钟发生器M、DDR读出地址发生器25以及DDR读出控制电路沈。所述DDR DDR写入地址发生器22通过所述DDR写入控制电路23与存储体40相连接，所述DDR读出 地址发生器25通过DDR读出控制电路沈与存储体40相连接。写入地址发生器22用于分 别生成向存储体40写入视频数据的地址和音频数据的地址，写入地址从0开始计数，计数 到设置的最大值时从0开始重新计数，最大值由程序设置但是受存储体40的容量限制，DDR 写入控制电路23负责控制视频和音频数据的写入，视频数据的写入速率可以是13. 5MPS， 音频数据的写入速率可以是48KPS。DDR读出地址发生器25用于分别生成从存储体40读 出视频数据的地址和读出音频数据的地址，读出地址起始值由程序设置，计数到设置的最 大值时从0开始循环计数，最大值由程序设置但是受存储体40的容量限制，DDR读出控制 电路26负责控制视频和音频数据的读出，视频数据的读出速率可以是13. 5MPS，音频数据 的读出速率可以是48KPS。由于写入地址从0开始计数，读出地址起始值的大小决定了视 音频输出延时的时间，在存储体40容量确定的情况下，起始值越小则延时越大。CPU控制 21用于控制整个数字视音频延时电路的程序运行，时钟发生器M用于给整个数字视音频 延时电路提供时钟信号。[0017]所述数字视音频数据处理及输出电路30包括数字视音频输出(ITU656 + I2S)电 路31、ITO601转换为ITO656电路32、以及从DDR读取ITO601+I2S数据电路33。所述从 DDR读取ITO601+I2S数据电路33依序与ITO601转换为ITO656电路32、数字视音频输出 (ITU656 + I2S)电路31相连接，所述从DDR读取ITU601+I2S数据电路33在数据读写控 制电路20的控制下从存储体电路40中读出ITO601数字视频信号和I2S数字音频信号， ITU601转换为ITO656电路32将21芯传输的并行16位数据信号和行场同步信号ITO601 转化为9芯传输的串行8位数据和时钟信号，数字视音频输出电路31将ITO601格式的数 字视频信号和I2S格式的数字音频信号通过21芯接口输出。所述存储体电路40包括DDR存储器1电路41以及DDR存储器2电路42。DDR存 储器可以采用8位数据宽度的芯片，DDR存储器1电路41存储16位视音频数据的高8位， DDR存储器2电路42存储16位视音频数据的低8位，共同构成完整的视音频数据。DDR存 储器也可以采用16位数据宽度的芯片，这样每片芯片都可以独立存储视音频数据，可以用 DDR存储器1电路41、DDR存储器2电路42，甚至可以包含更多的DDR存储器，总的存储容 量越大，可以设置的延时时间越长。所述电源供电电路50包括DC/DC电路51以及电源滤波电路52。DC/DC电路51用 于将输入的5V直流电压转换为数字视音频电路工作所需的3. 3V、2. 5V、1. 8V、1. 5V、1. 25V 直流电压，电源滤波电路52主要采用电解电容器和磁介质电容，对5V、3. 3V、2. 5V、1. 8V、 1. 5V、1. 25V直流电压进行滤波，以供给芯片干净、稳定的工作电源。在具体实施中，可以采用Altera FPGA芯片Cyclone II EP2C8Q208，该芯片实现数 字视音频数据处理及写入电路10、数据读写控制电路20、数字视音频数据处理及输出电路 30的功能，采用两片DDR SDRAM存储器芯片Hynix HY5DU121622T，实现存储体电路40的功 能。本实用新型并不局限于前述的具体实施方式
。本实用新型扩展到任何在本说明 书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组 合。
权利要求1.一种数字视音频延时电路，其特征在于包括数字视音频数据处理及写入电路(10)、 数据读写控制电路(20)、数字视音频数据处理及输出电路(30)、存储体电路(40)和电源供 电电路(50)；所述存储体电路(40)分别与所述数字视音频数据处理及写入电路(10)、数据 读写控制电路(20)、数字视音频数据处理及输出电路(30)相连接，所述电源供电电路(50) 用于提供电源给视频延时电路。
2.如权利要求1所述的数字视音频延时电路，其特征在于所述数字视音频数据处 理及写入电路(10)包括数字视音频输入电路(11)、ITO656转换为ITO601电路(12)、 ITO601+I2S数据写入DDR电路(13)；所述数字视音频输入电路(11)依序与ITO656转换为 ITU601电路(12)、ITU601+I2S数据写入DDR电路(13)相连接。
3.如权利要求2所述的数字视音频延时电路，其特征在于所述数据读写控制电路(20) 包括CPU控制电路(21)、DDR写入地址发生器(22)、DDR写入控制电路(23)、时钟发生器 (对)、DDR读出地址发生器(25)以及DDR读出控制电路(26)；所述DDR DDR写入地址发生 器(22 )通过所述DDR写入控制电路(23 )与存储体(40 )相连接，所述DDR读出地址发生器 (25)通过DDR读出控制电路(26)与所述存储体(40)相连接。
4.如权利要求3所述的数字视音频延时电路，其特征在于所述数字视音频数据处理及 输出电路(30)包括数字视音频输出电路(31)、ITU601转换为ITO656电路(32)、以及从DDR 读取ITO601+I2S数据电路(33);所述从DDR读取ITO601+I2S数据电路(33)依序与ITO601 转换为ITO656电路(32)、数字视音频输出电路(31)相连接。
专利摘要本实用新型公开了一种数字视音频延时电路，包括数字视音频数据处理及写入电路(10)、数据读写控制电路(20)、数字视音频数据处理及输出电路(30)、存储体电路(40)和电源供电电路(50)；所述存储体电路(40)分别与所述数字视音频数据处理及写入电路(10)、数据读写控制电路(20)、数字视音频数据处理及输出电路(30)相连接，所述电源供电电路(50)用于提供电源给视频延时电路。实现现场直播节目的延时播出，保证节目播出的安全性和可靠性，同时在延时过程中不压缩图像，保证图像质量。此数字视音频延时电路与现有的延时播出系统相比，节省了很多大型设备的投入，同时电路实现简单。
文档编号H04N5/262GK201846405SQ201020607609
公开日2011年5月25日 申请日期2010年11月16日 优先权日2010年11月16日
发明者曾泽君, 王卫, 罗欢, 胡强, 龚克宇 申请人:成都东银信息技术股份有限公司