专利名称：一种可编程差动连续时间预加重驱动器的利记博彩app
技术领域：
本发明涉及模拟信号处理和通信技术领域，具体说是一种可编程(programmable) 差动(differential)连续时间(continuous-time)预加重(pre-emphasis)驱动器。特别适合高速信号的发射器电路设计。
背景技术：
在芯片内部进行数据信号传输时，或者在芯片之间进行数据信号传输时，例如发射器与接收器之间传输数据时，如果传输路径的带宽不足，则可能出现信号失真。从频域的角度分析，这种信号失真是因为信号中所含有的高频分量被衰减造成的。从时域的角度观察到的现象是接收器接收到的数据信号波形发生畸变，给信号分析带来难度。
发明内容
针对现有技术中存在的缺陷，本发明的目的在于提供一种可编程差动连续时间预加重驱动器，在发射端采用预加重技术，预加重技术可以对需要发送的数据信号的高频分量进行适当的放大，来均衡信号将来在传输路径上的高频损失。为达到以上目的，本发明采取的技术方案是—种可编程差动连续时间预加重驱动器，其特征在于将差动输入数据信号VIP、 VIN，分别加载到第一晶体管和第二晶体管的栅极，此即差动信号输入端，差动输入数据信号VIP经过放大后在第一晶体管的漏极与第一负载的连接点输出为信号V0N，差动输入数据信号VIN经过放大后在第二晶体管的漏极与第二负载的连接点输出为信号V0P，此即差动信号输出端；在第一晶体管的源极和第二晶体管的源极之间设有并联的一个电容和一个电阻，至少一个可编程电阻单元连接在第一晶体管的源极和第二晶体管的源极之间，一个恒流源和至少一个可编程恒流源单元并联后连接在第一晶体管的源极和地之间，一个恒流源和至少一个可编程恒流源单元并联后连接在第二晶体管的源极和地之间，或一个恒流源和至少一个可编程恒流源单元并联后连接在第一晶体管的源极和电源之间，一个恒流源和至少一个可编程恒流源单元并联后连接在第二晶体管的源极和电源之间。在上述技术方案的基础上，使用两个或两个以上的可编程电阻单元时，各可编程电阻单元并联连接。在上述技术方案的基础上，所述可编程电阻单元由一个开关和一个电阻串联构成，多个可编程电阻单元并联时，其中每个可编程电阻单元中的电阻值相同或不同均可。
在上述技术方案的基础上，使用两个或两个以上的可编程恒流源单元时，各可编程恒流源单元并联连接。在上述技术方案的基础上，所述可编程恒流源单元由一个开关和一个恒流源串联而成，多个可编程恒流源单元并联时，其中每个可编程恒流源单元中的恒流源大小相同或不同均可。本发明所述的可编程差动连续时间预加重驱动器，无需时钟控制电路，或者数据信号延迟产生电路，也不需要任何的针对将要预加重的数据信号的选择开关控制电路，使得驱动器电路结构简单，噪声极低，可编程功能提供了一种方便灵活的通过数字逻辑控制信号来对预加重程度进行调节的方案。本发明具有以下优点1、相对于常见的离散时间的预加重技术，连续时间预加重方案不需要额外的时钟控制电路，或者数据信号延迟产生电路，也不需要任何的针对将要预加重的数据信号的选择开关控制电路，极大地简化了设计的复杂度。2、连续时间预加重方案具有低噪声，简单易行的优点。
本发明有如下附图图1未进行预加重处理的数据信号，图2经过离散时间预加重后，发射器发送出的信号，图3经过连续时间预加重后，发射器发送出的信号，图4本发明实施形态1的可编程差动连续时间预加重驱动器的电路图，图5本发明实施形态2的可编程差动连续时间预加重驱动器的电路图。
具体实施例方式以下结合附图对本发明作进一步详细说明。图1 3是预加重技术对信号进行处理的瞬态信号效果对比示意图，其中图1所示为未进行预加重处理的数据信号；图2所示为经过离散时间预加重后，发射器发送出的信号，要实现图2所示处理效果，一定需要额外的时钟控制电路，或者数据信号延迟产生电路，或者还需要针对将要预加重的数据信号的选择开关控制电路；图3所示为经过连续时间预加重后，发射器发送出的信号，信号在上升沿发生时刻后的1比特时间处，或者下降沿发生时刻后的1比特时间处，会产生信号波形上幅度的过冲。过冲是预加重所产生的直接现象。图2和图3中，Vl是基本电压幅度，V2是过冲电压幅度。过冲的幅度或者程度一般用百分比表示，S卩{(V2-V1)/(2XV1)}X100%。过冲的程度越大，说明预加重的程度越大。过冲的时间宽度，即V2的宽度也是在预加重电路设计中需要考虑的，一般是小于或者等于1个比特宽度。因为实际应用中，传输距离会有所不同，需要预加重的程度也需要变化。本发明中通过可编程技术可以方便灵活地通过数字逻辑控制信号选择预加重的程度。本发明所述的可编程差动连续时间预加重驱动器，第一晶体管和第二晶体管的栅极为差动信号输入端，第一晶体管的漏极与第一负载的连接点和第二晶体管的漏极与第二负载的连接点为差动信号输出端；在第一晶体管的源极和第二晶体管的源极之间设有并联的一个电容和一个电阻，至少一个可编程电阻单元连接在第一晶体管的源极和第二晶体管的源极之间，第一、二晶体管的源极和地(或和电源)之间，均设有一个恒流源和至少一个并联的可编程恒流源单元。具体地说将差动输入数据信号VIP、VIN，分别加载到第一晶体管和第二晶体管的栅极，此即差动信号输入端，即第一晶体管和第二晶体管的栅极作为差动信号输入端，接收差动输入数据信号VIP、VIN，差动输入数据信号VIP经过放大后在第一晶体管的漏极与第一负载的连接点输出为信号V0N，差动输入数据信号VIN经过放大后在第二晶体管的漏极与第二负载的连接点输出为信号V0P，此即差动信号输出端，即第一晶体管的漏极与第一负载的连接点、第二晶体管的漏极与第二负载的连接点作为差动信号输出端，分别输出信号VON和信号VOP ； VIP为差分输入正端，VIN为差分输入负端，VOP为差分输出正端，VON为差分输出负端；在第一晶体管的源极和第二晶体管的源极之间设有并联的一个电容和一个电阻， 该电阻用来调节本发明所述的可编程差动连续时间预加重驱动器的交流小信号增益，主要是低频小信号增益，该电容用来调节本发明所述的可编程差动连续时间预加重驱动器的高频交流小信号增益，同时该电容对预加重产生的过冲时间宽度有影响，需要根据实际使用中的数据信号传输速率，选取合适的电容值；加载到可编程差动连续时间预加重驱动器的输入端的高速数据信号，同时含有高频和低频信号分量，通过适当的选择上述并联的电容和电阻的大小，可以改变输出信号中的高频分量在整个信号能量中所占的比例；比如，选定一个电容值，增加所述电阻阻值的大小，输入信号中的高频分量被放大的倍数没有大的变化，但是输入信号中的低频分量被放大的倍数随着电阻的增加而减小。这样做的效果，就使高频分量在整个信号能量中的比例增加。再比如选定一个电阻值，增加所述电容容值的大小，放大器所能放大的高频分量的频率值降低，这个高频频率值的选取主要根据实际需要传输的数据速率确定，速率越快，这个频率点越高，选取的所述电容容值也越小。至少一个可编程电阻单元连接在第一晶体管的源极和第二晶体管的源极之间，使用两个或两个以上的可编程电阻单元时，各可编程电阻单元并联连接，所述可编程电阻单元由一个开关和一个电阻串联构成，多个可编程电阻单元并联时，其中每个可编程电阻单元中的电阻值相同或不同均可，通过设置各可编程电阻单元中的开关的开启或者关闭的状态，完成不同的电阻并联等效值，这样做可以实现可编程调节预加重程度的目的。如图4所示，一个恒流源(没有串联开关的恒流源)和至少一个可编程恒流源单元并联后连接在第一晶体管的源极和地之间，一个恒流源(没有串联开关的恒流源)和至少一个可编程恒流源单元并联后连接在第二晶体管的源极和地之间，地在图中指VSS，或如图5所示，一个恒流源(没有串联开关的恒流源)和至少一个可编程恒流源单元并联后连接在第一晶体管的源极和电源之间，一个恒流源(没有串联开关的恒流源) 和至少一个可编程恒流源单元并联后连接在第二晶体管的源极和电源之间，电源在图中指 VDD，使用两个或两个以上的可编程恒流源单元时，各可编程恒流源单元并联连接，所述可编程恒流源单元由一个开关和一个恒流源串联而成，多个可编程恒流源单元并联时，其中每个可编程恒流源单元中的恒流源大小相同或不同均可；没有串联开关的恒流源是所述驱动器的基本结构，不需要可编程控制。当其他的所有可编程恒流源(虚线框里的部分)的开关全部打开的时候，驱动器仍然可以依靠这一路基本结构正常工作。通过设置各可编程恒流源单元中的开关的开启或者关闭的状态，实现不同的恒流源并联等效值，这样做可以实现对图3中的基本电压幅度Vl和过冲电压幅度V2的大小进行可编程调节，即实现预加重程度的可编程调节。实施形态1图4是本发明实施形态1的可编程差动连续时间预加重驱动器。本实施形态可以在CMOS (互补金属氧化物半导体)工艺或者BiCMOS (Bipolar CMOS,是CMOS和双极器件同时集成在同一块芯片上的技术)工艺上实现。本发明的可编程差动连续时间预加重驱动器的实施形态1，电路构成如下在第一晶体管103的漏极和电源VDD之间接有第一负载101，在第二晶体管104的漏极和电源之间接有第二负载102，在第一晶体管103的源极和第二晶体管104的源极之间接有电容105。在第一晶体管103的源极和第二晶体管104的源极之间接有电阻106。将一个或者多个并联的可编程电阻单元109连接在第一晶体管103的源极和第二晶体管104的源极之间(图4中仅示出一个)。可编程电阻单元由一个开关107和一个电阻108串联而成。在第一晶体管103的源极和地VSS之间接有第一恒流源110。在第二晶体管104的源极和地之间接有第二恒流源111。将一个或者多个并联的可编程恒流源单元114连接在第一晶体管103的源极和地之间。可编程恒流源单元由一个开关113和一个恒流源112串联而成。将一个或者多个并联的可编程恒流源单元117连接在第二晶体管104的源极和地之间。可编程恒流源单元由一个开关116和一个恒流源115串联而成。输入的差动信号VIP，VIN分别提供给所述第一晶体管103和第二晶体管104的栅极，经过驱动器放大和预加重后，输出差动信号VON，VOP分别从第一晶体管103的漏极与第一负载101的连接点，和从第二晶体管104的漏极与第二负载102的连接点输出。第一负载101和第二负载102可以包括相同类型和大小的无源网络，如电阻，电容，电感等，也可以包括有源负载网络，如MOS管。第一晶体管103和第二晶体管104可以是相同类型和尺寸的NM0S，如图4所示，也可以是NPN管实现，这里不再赘述。电容105可以是无源器件实现，如CMOS工艺中的金属-绝缘层-金属(MIM)电容， 也可以是有源器件，如MOS等实现。电阻106和电阻108可以是无源器件实现，如CMOS工艺中的Poly电阻，也可以是有源器件，如MOS等实现。开关107、开关113和开关116可以包括半导体开关器件，例如NMOS等。开关的控制信号可以是CMOS逻辑电平等。采用本实施形态，可以无需时钟控制电路，或者数据信号延迟产生电路，也不需要任何的针对将要预加重的数据信号的选择开关控制电路，就能够完成对数据信号的预加重处理。又，可编程电阻单元的数量可以任意选取，可编程恒流源单元的数量也可以任意选取，这样做可以灵活的对本发明的可编程差动连续时间预加重驱动器的预加重程度进行调节。实施形态2图5是本发明实施形态2的可编程差动连续时间预加重驱动器。本实施形态与实施形态1的重要区别在于，本实施形态中的第一晶体管103和第二晶体管104可以是相同类型和尺寸的PM0S，如图5所示，也可以是PNP管实现，这里不再赘述。因为上述的区别，本发明的可编程差动连续时间预加重驱动器的实施形态2的电路结构如下在第一晶体管103的漏极和地VSS之间接有第一负载101，在第二晶体管104的漏极和地之间接有第二负载102，在第一晶体管103的源极和第二晶体管104的源极之间接有电容105。在第一晶体管103的源极和第二晶体管104的源极之间接有电阻106。将一个或者多个并联的可编程电阻单元109连接在第一晶体管103的源极和第二晶体管104的源极之间。可编程电阻单元由一个开关107和一个电阻108串联而成。在第一晶体管103的源极和电源之间接有第一恒流源110。在第二晶体管104的源极和电源之间接有第二恒流源111。将一个或者多个并联的可编程恒流源单元114连接在第一晶体管103的源极和电源VDD之间。可编程恒流源单元由一个开关113和一个恒流源112串联而成。将一个或者多个并联的可编程恒流源单元117连接在第二晶体管104的源极和电源之间。可编程恒流源单元由一个开关116和一个恒流源115串联而成。输入的差动信号VIP，VIN分别提供给所述第一晶体管103和第二晶体管104的栅极，经过驱动器放大和预加重后，输出差动信号VON，VOP分别从第一晶体管103的漏极与第一负载101的连接点，和从第二晶体管104的漏极与第二负载102的连接点输出。第一负载101和第二负载102可以包括相同类型和大小的无源网络，如电阻，电容，电感等，也可以包括有源负载网络，如MOS管。电容105可以是无源器件实现，如CMOS工艺中的金属-绝缘层-金属(MIM)电容， 也可以是有源器件，如MOS等实现。电阻106和电阻108可以是无源器件实现，如CMOS工艺中的Poly电阻，也可以是有源器件，如MOS等实现。开关107、开关113和开关116可以包括半导体开关器件，例如PMOS等。开关的控制信号可以是CMOS逻辑电平等。
权利要求
1.一种可编程差动连续时间预加重驱动器，其特征在于将差动输入数据信号VIP、 VIN，分别加载到第一晶体管和第二晶体管的栅极，此即差动信号输入端，差动输入数据信号VIP经过放大后在第一晶体管的漏极与第一负载的连接点输出为信号V0N，差动输入数据信号VIN经过放大后在第二晶体管的漏极与第二负载的连接点输出为信号V0P，此即差动信号输出端；在第一晶体管的源极和第二晶体管的源极之间设有并联的一个电容和一个电阻，至少一个可编程电阻单元连接在第一晶体管的源极和第二晶体管的源极之间，一个恒流源和至少一个可编程恒流源单元并联后连接在第一晶体管的源极和地之间，一个恒流源和至少一个可编程恒流源单元并联后连接在第二晶体管的源极和地之间，或一个恒流源和至少一个可编程恒流源单元并联后连接在第一晶体管的源极和电源之间，一个恒流源和至少一个可编程恒流源单元并联后连接在第二晶体管的源极和电源之间。
2.如权利要求1所述的可编程差动连续时间预加重驱动器，其特征在于使用两个或两个以上的可编程电阻单元时，各可编程电阻单元并联连接。
3.如权利要求1或2所述的可编程差动连续时间预加重驱动器，其特征在于所述可编程电阻单元由一个开关和一个电阻串联构成，多个可编程电阻单元并联时，其中每个可编程电阻单元中的电阻值相同或不同均可。
4.如权利要求1所述的可编程差动连续时间预加重驱动器，其特征在于使用两个或两个以上的可编程恒流源单元时，各可编程恒流源单元并联连接。
5.如权利要求1或4所述的可编程差动连续时间预加重驱动器，其特征在于所述可编程恒流源单元由一个开关和一个恒流源串联而成，多个可编程恒流源单元并联时，其中每个可编程恒流源单元中的恒流源大小相同或不同均可。
全文摘要
本发明涉及一种可编程差动连续时间预加重驱动器，第一晶体管和第二晶体管的栅极为差动信号输入端，第一晶体管的漏极与第一负载的连接点和第二晶体管的漏极与第二负载的连接点为差动信号输出端；在第一晶体管的源极和第二晶体管的源极之间设有并联的一个电容和一个电阻，至少一个可编程电阻单元连接在第一晶体管的源极和第二晶体管的源极之间，第一、二晶体管的源极和地(或和电源)之间，均设有一个恒流源和至少一个并联的可编程恒流源单元。本发明所述的可编程差动连续时间预加重驱动器，不需要额外的时钟控制电路，或者数据信号延迟产生电路，也不需要任何的针对将要预加重的数据信号的选择开关控制电路，极大地简化了设计的复杂度，具有低噪声，简单易行的优点。
文档编号H04L25/02GK102164103SQ20101058783
公开日2011年8月24日 申请日期2010年12月15日 优先权日2010年12月15日
发明者刘本丽, 叶亚琴, 秦大威, 许胜国 申请人:烽火通信科技股份有限公司