专利名称：一种视频同步像素时钟产生电路的利记博彩app
技术领域：
本发明涉及视频的一种同步像素时钟产生电路，特别是涉及到一种基于从外部输 入的视频信号而在内部产生与之适应的像素时钟的技术，本发明可用于标准视频源及VCR 等非标准视频源。
背景技术：
在视频信号中有NTSC、PAL等制式，50Hz或60Hz等场频，不同规格的理想标准视 频信号，如图1所示，主要由行消隐期间的“前肩”、“同步头”、“后肩”、“上升/下降沿”及有 效视频信号组成，其行同步头表征了每行视频信号的起始位置，同时也代表了解码后的视 频数据处于监视器每行扫描的最左端，一般情况下电路通过对锁相环路PLL进行简单的控 制，重新生成跳动精度高的水平同步信号就能够按照由该规格所定义的方式，正确地显示 控制。然而，通常送入解码器的视频信号，无论是由摄像头、DVD还是其他类型的视频信号 源产生，即便是信号比较稳定，也与理想标准信号存在一定的偏差，也即行长度在一定范围 内抖动。另外，对于对规格以外的非标准视频信号，如录像磁带等中所记录的模拟视频信 号，由于磁带的常年劣化或记录装置和再生装置的不同等原因而不能以与记录时相同的条 件进行再生，每帧总行数及行长度都可能发生剧烈变化，特别是在场消隐期间，其变化范围 甚至高达士 10%，由此通常会造成解码后的视频数据发生水平或垂直方向的抖动，使图像不 能稳定有效的显示。
发明内容
鉴于上述问题，本发明的课题是产生视频内部同步像素时钟，以使即使输入的视 频信号的品质稍微低也能被正常解码和显示。为了解决上述课题讲说如下的方法。即，作为基于从外部输入的视频信号来生成 内部同步像素时钟的电路，其具备低通滤波，滤除IMHz以上的高频信息，之后通过切割电 平slicejevel后得到视频输入信号的行消隐边沿信息hsync^rise，然后将这个边沿信息 与内部自由运转的行标志hrefjise进行鉴相，完成误差检测和误差滤波得到error值，结 合误差初始值检测得到的dt0_delta_ini，最后经与预定的理想DDS初始步长dto_ini进行 相加得到DDS的实际工作步长dto。DDS实际工作步长dto经过DDS模块进行累加处理，得 到6位的查找表输出，再通过6位DAC得到6. 75MHz的正弦波信号，最后将该信号通过PLL 进行2倍频或4倍频得到像素时钟13. 5MHz以及芯片的工作时钟27MHz。由此，在输入的视频信号的品质低且外部水平同步信号和内部水平同步信号的相 位差比较大，或外部水平同步信号的频率从规定频率稳定地偏离的情况下，能够调整DDS 步长来切换锁相环路PLL的输出频率，且能将自由运转的同步信号hrefjise锁定在所期 望的频率。由此，能够使低品质的视频信号像标准信号那样正常输出，不影响图像效果。以上，基于本发明，能够生成内部同步像素时钟以使即使输入的视频信号的品质 低也能跟标准信号一样正常被解码。由此，能够使低品质的视频信号和标准信号一样并显不。
本发明将通过例子并参照附图的方式说明，其中 图1是常规视频信号源的每行信息图2是结合本发明的视频解码电路框图； 图3是用于本发明的视频信号特征信息图； 图4是本发明的具体实施框图； 图5是像素时钟调整的时序图； 图6是解码器内部主要模块的工作流程图； 图7是误差初始值检测的状态机流程图； 图8是行锁相误差检测模块功能框图； 图9是行锁相误差滤波模块功能框图； 图10是行锁相步长生成模块功能框图； 图11是行锁相DDS模块功能框图。
具体实施例方式下面结合附图以及实施例对本发明做进一步的说明。如图2所示，为结合本发明的视频解码电路框图。视频信号CVBS信号(或者 S-Video信号)首先由CLAMP模块11进行钳位，恢复视频信号的直流电平，然后经过AGC模 块12，构建符合ADC量化范围的视频信号，其次通过ADC模块13将模拟视频信号量化为数 字视频信号，之后视频数据通过LUM/CHROM PROCESS模块16进行亮色处理，分离出亮度信 息Y和色度信息C，并且亮度信息Y进一步峰化处理后产生Y’，色度信息C解调并进行梳状 滤波后产生的U，、V’信号，而控制部分则通过CONTROL模块17提取行、场信号，最后控制 信息结合数据信息Y’、U’、V’经FORMAT视频输出模块18进行数据格式打包，按照ITU-R BT. 656 4:2:2的格式编码输出。在视频解码过程中，行锁相模块15是整体芯片工作的最关 键模块之一，该模块提供了整体芯片的同步工作时钟，保证了视频解码输出数据的稳定性 及与被解码的视频信号的同步一致性。如图3所示，为用于本发明的视频信号特征信息图。通过控制部分产生的Slice_ level与通过低通滤波器后的视频信号进行比较，产生hsyncjise标志信息，该信息表征 了每行的起始位置，每行的长度IineJength由视频信号源决定，根据视频源质量的优劣 及产生视频信号过程中受到外接干扰的强度或变化很小，或变化剧烈，特别是在场消隐期 间，其变化可超过10%以上，而内部由像素时钟分频(PAL制式为864分频，NTSC制为858分 频)产生的标志信号href_rise与hsync_rise可能存在一定的相位差error，这个相位差 则作为本发明行锁相时钟调整的基本依据。如图4所示，为本发明的具体实施框图，也即行锁相模块的示意图。行锁相模块作 为芯片工作时钟的提供者，用于各数字模块的工作时钟和ADC的采样时钟。行锁相模块是 由低通滤波器21，同步提取器22，误差检测器23，误差滤波器24，误差初始值检测器25，加 法器26，DDS电路27，DAC电路28和PLL电路29构成。经过ADC量化的视频信号首先经过低通滤波21，滤除IMHz以上的高频信息，之后通过同步提取器22后得到视频输入信号的 行消隐边沿信息hsyncjise，然后将这个边沿信息与内部自由运转的行标志hrefjise进 行鉴相，完成误差检测23和误差滤波24得到error值，结合误差初始值检测器25得到的 dt0_delta_ini，最后经与预定的理想DDS的初始步长dto_ini进行相加得到DDS的实际工 作步长dto。DDS实际工作步长dto经过DDS电路27进行累加处理，得到6位的查找表输 出dds_sync，再通过6位DAC电路28得到6. 75MHz的正弦波信号，最后将该信号通过PLL 电路29进行2X或4X倍频得到13. 5MHz或27MHz的像素时钟fpix。如图5所示，为像素时钟调整的时序图。hsynC_rise是视频输入信号通过切割电 平slicejevel后得到的行消隐边沿信息，href_rise是内部自由运转的行标志信息(PAL 制时按照每864个像素时钟周期重复，NTSC制时按照每858个像素时钟周期重复)。如图A 可以看出href_rise和hysnc_rise信号鉴相误差为0，这时内部产生的的像素时钟与视频 解码所需的像素时钟一致，不需要进行时钟的调整；从图B可以看出，href_rise比外部视 频输入信号的hsync_rise周期短，errorl error4>0意味着内部产生的像素时钟频率高 了，需要调低时钟频率来满足视频解码所需的像素时钟，直到调整到两者一致为止；从图C 可以看出，href_rise比视频信号的hsync_rise周期长，errorl error4<0意味着内部 产生的的像素时钟频率低了，需要调高时钟频率来满足视频解码所需的像素时钟，直到调 整到两者一致为止。如图6所示，为解码器内部主要模块的工作流程图。从复位上电位，先对模拟 视频信号进行钳位控制，使视频信号处于钳准状态下；之后进行场控制，识别出行标志信 息、场标志信息以及视频信号的制式；然后开启行锁相模块，调节时钟来满足视频解码所 需的像素时钟；最后进行正常的视频输出功能。在行锁相开启之前，像素时钟是以理论值 13. 5MHz/27MHz工作，开启之后以调整后的实际像素时钟工作的。在调整期间，若出现视频 钳位状态不准以及没有视频信号，则关闭行锁相模块，输出理论的像素时钟，重新等待视频 信号的到来和形成准确钳位的基础才重新开启行锁相功能。如图7所示，为误差初始值检测的状态机流程图。芯片上电后，处于idle状态，有 视频信号标志video_valid或钳位状态标志clamp_status或复位dto信号dto_rstn或制 式切换信号组合下条件成立时处于idle状态，经过dt0_l0Ck_en_C0unt信号(彡2帧信号 标志)后进行初始误差的检测detect状态，在detect状态时取一场中有效视频行的连续Wl 行进行检测，检测每行的点数和理想的点数864 (PAL) /858 (NTSC)的差值，并求平均值，得 出最终的视频信号误差初始值。Detect状态检测得出初始误差值后进入dto_gen状态。在 dto_gen状态时，将检测得到的误差初始值计算成DDS步长误差值。在dto_gen状态时，除 了给出步长初始误差值之外，还设计一个保护机制。这种保护机制在dto_gen状态时对每 场中有效视频行期间的每行视频信号都进行视频信号行长度监测，行长度误差绝对值若超 过阈值W2则认为该行误差较大，认定该行为异常行，一场中累计若有W3行以上都属于异常 行，则代表之前的DDS步长误差检测值不适用于现有的视频源信号，用dto_rstn来表征这 种保护机制，开启重新检测，使状态机进入idle状态。这种保护机制可以灵活地应用于同 种制式下不同行长度的视频源，产生与之最接近的像素时钟，使得视频源能正常解码输出。如图8所示，为行锁相误差检测模块功能框图。鉴相的误差检测是由两部分组成， 粗略检测和精细检测构成。图A是粗略检测，根据行同步边沿处(hsyncjise)的象素点计数器pixelcounter与一行应有的象素点数的一半Pixels_per_line/2作比较32，若大 于一半，则将PiXlelS_per_line送入减法器31减去该计算器值，此时表明从模拟PLL电 路中输出的像素时钟过慢；若小于一半，则直接用piXel_Coimter的值，将多路选择器 33的22bit输出值送入移位寄存器34进行左移11位，即可得到粗略相位差。图B是精细 误差检测，根据pixelcounter的值设定一高斯窗口 41，窗口中CVBS或Y信号减去42 slice_level电平(约为消隐电平的一半)的数值乘上43相应的高斯参数并累加44，相加 所得到的值即为它的精细相位差。高斯窗开的标准位置为PiXelS_per_line士W4，每个计 数点对应一个系数，相乘后再进行累加，总共累加2XW4次后得出精细相位差。如图9所示，为行锁相误差滤波模块功能框图。误差滤波是由粗略误差coarse error和精细误差fine_error进行右移M位操作52或右移N位操作51，由选择器53选择 误差值得到误差值error，误差值error送往选择器55和低通滤波器54，进行L行误差滤 波，由场信号VS信号选择error的输出。场消隐期间选择场消隐前L行低通滤波的取值作 为场消隐期间的误差值，有效视频行则选择直接误差值error的输出。由于非标准信号在 场消隐期间的信号比较不稳定，由此设计时设置场消隐前L行低通滤波的取值能有效抑制 场消隐突变的影响，对时钟调整就不会太剧烈，影响观看图像效果。如图10所示，为行锁相步长生成模块功能框图，也即计算DDS实际工作步长的功 能框图。dto_error取反61后，与初始误差值dto_delta_ini和dto_ini进行相加62、63 得到最终的步长dto。如图11所示，为行锁相DDS模块功能框图。dds单元是dto进行不断累加71，然 后取高6位72进行sin ROM查找表73，查表输出的数字正弦波dds_sync可送往DAC模块 产生模拟时钟信号。如上所讲本发明采用初始误差检测及其保护机制，结合外部视频信息与内部时 钟信息进行鉴相，调整时钟频率，从而在外部水平同步信号频率从规定频率稳定地偏离的 情况下，能够调整DDS步长来切换锁相环路PLL的输出频率，由此，能够使低品质的视频信 号像标准信号那样正常输出，不影响图像效果。本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙 述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只 是一系列等效或类似特征中的一个例子而已。本发明并不局限于前述的具体实施方式
。本发明扩展到任何在本说明书中披露的 新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。尽管本发明结合优选实施例方式进行描述，但本领域技术人员应当理解，在不背 离本法的精神和范围的前提下，可以通过使用已知的等同方式对本发明进行改变。前面对 优选实施方式的描述应当认为是示例性描述而不是限制本发明的范围，本发明的范围由所 附的权利要求书限定。
权利要求
一种视频同步像素时钟产生电路，其特征在于，基于从外部输入的视频信号来生成与之适应的像素时钟，该同步像素时钟产生电路包括低通滤波器 21，滤除高频部分的视频信息；同步提取器 22，由低通后的视频信号通过切割电平slice_level后得到视频输入信号的行消隐边沿信息hsync_rise，以及由像素时钟计数值决定的参考边沿信息href_rise;误差检测器 23，获得视频信号每行的误差值；误差滤波器 24，获取场消隐期间的误差值；误差初始值检测器 25，获得视频信号的初始误差值；加法器 26，获得最终DDS的步长dto；DDS电路 27，累加并查表，获得6位数字正弦波；DAC电路 28，将查表获得的6位数字波形整形成模拟波形，产生约6.75MHz的正弦波信号;PLL电路 29将6.75MHz正弦波进行2X/4X倍频得到同步像素时钟13.5MHz/27MHz。
2.根据权利要求1所述的视频同步像素时钟产生电路，其特征在于， 所述同步提取器22具有将像素时钟频率进行分频，获取分频信号的边缘信息作为内部参考沿信息href_ rise ；以及提取低通后的视频数据行同步沿信息hsyncjise。
3.根据权利要求1所述的视频同步像素时钟产生电路，其特征在于， 所述误差检测器23具有利用内部参考沿信息href_rise和外部视频信号的沿信息hsyncjise进行鉴相，提取 两者的相位差，作为当前视频行像素时钟频率的调整依据。
4.根据权利要求1所述的视频同步像素时钟产生电路，其特征在于， 所述误差滤波器24具有通过平滑滤波有效视频期间的连续规定次数的相位差，获取场消隐期间视频行像素时 钟频率的调整依据。
5.根据权利要求1所述的视频同步像素时钟产生电路，其特征在于， 所述误差初始值检测器25具有开启像素时钟频率调整前，对视频信号作总体评估，提取粗略相位误差，从而减小后期 调整的范围，加快锁定速度，增加系统稳定性。
6.根据权利要求1所述的视频同步像素时钟产生电路，其特征在于， 所述误差初始值检测器25具有根据外部视频信号的变化开启内部保护机制，在通过连续规定次数的误差检测积分值 大于规定阈值时，重新进行误差初始值检测。
7.根据权利要求1所述的视频同步像素时钟产生电路，其特征在于， 所述加法器26具有计算DDS中累加器的步长，调整DDS输出的数字正弦波频率，从而调整最终PLL电路的输出频率。
全文摘要
本发明提供一种视频同步像素时钟的产生电路，该电路将ADC量化后的CVBS或S-video视频信号首先进行低通滤波，滤除1MHz以上的高频信息，之后得到视频信号的行消隐边沿信息，然后进行鉴相，完成误差检测和误差滤波得到error值，最后得到6位的查找表输出，最后将该信号通过PLL进行2倍频或4倍频，从而产生像素时钟13.5MHz以及芯片的工作时钟27MHz。
文档编号H04N5/14GK101951489SQ20101050705
公开日2011年1月19日 申请日期2010年10月14日 优先权日2010年10月14日
发明者向多春, 陈庆华 申请人:成都国腾电子技术股份有限公司