专利名称：一种时钟信号转换器的利记博彩app
技术领域：
本实用新型涉及一种本实用新型涉及一种信号转换技术，特别是涉及一种时 钟信号转换器。
背景技术：
V35是同步的串行数据接口，具有高可靠的连接性，支持比异步串口(如 RS-232)更长的传送距离和更高的数据率。它作为一种通用的对外接口技术被广 泛使用于目前的电信接入设备。在设备内部，V35接口模块与业务处理模块通信 通常使用E1总线通信。E1信号为2.048M双向对称的连续数据流，分为32个时 隙，每个时隙对应于64K的数据。V35为附64K的数据流，N= (1-32)，即64K 至2.048M，分别对应E1的l-32个时隙。因此，需要进行V35借口与El接口的 时钟或数据的转换。
如图1所示，图1为现有技术的V35接口与E1接口转换示意图。当E1向V35 接口发送数据时，E1通过用于同步定位时钟8K和工作时15钟2. 048M把数据写 入现场可编程门阵列内部的发送随机存取器进行缓存，每个周期写入若干个 时隙的数据。V35接口用V35时钟选择模块103选择的工作时钟附64K把数据从 发送随机存取器IOI读出来，经过电平转换芯片106后送到对端设备。和发送 刚好相反，V35接口用V35时钟选择模块103选择的工作时钟的附64K把对端20 设备送过来的数据写入接收随机存取器102。 E1通过用于同步定位时钟8K和 工作时钟2.048M从FPGA内部的接收随机存取器102读出来，每个周期读出若 干个时隙的数据。图中，现有技术的时钟转换如下本端设备的2.048M时钟 经过分频锁相环模块104后产生M64K时钟，并送给V35时钟选择模块103. V35 时钟选择模块根据单板工作模式选择来自V35接口的附64K时钟或者来自锁相 环产生的^64K时钟作为随机存取器102的接收以及随机存取器IOI的发送 时钟。其中，来自V35接口的时钟实际上是对端设备把本端设备的发送时钟直 接返回，并未真正使用对端设提供的时钟源。本端设备的2.048M时钟经过分频模块105产生同步定位时钟，作为E1接口的收发时钟。由于V35接口和E1接 口转换的所有时钟必须由同一个时钟源产生，才能保证每个周期E1收发的数 据量和V35收发数据量一致，从而保证转换正常。而从上面时钟的转换可以看 到，由于不能把来自对端设备的附64K时钟转换成E1工作时钟2.048M， El接口 的2.048M时钟只能由本端设备供给，不能使用对端提供的时钟，所以只能使 用本端设备的时钟，也就是只能工作DCE模式下。
实用新型内容
本实用新型的目的在于提供一种时钟信号转换器，转换V35和E1接口的时 钟信号，以使得本端设备既可使用本端设提供的时钟，也可使用对端提供的 时钟。
本实用新型通过以下技术方案实现
一种时钟信号转换器包括CPU接口，其中，所述的转换器包括转换模块、 FIFO、工作选择模块、时钟模块、自检模块；所述时钟模块连接于转换模块的 一端上，转换模块的另一端与FIFO的一端相连，第三端与CPU接口的一端连接； 所述自检模块连接于工作选择模块的一端上，工作选择模块的另一端与FIFO的 一端相连，第三端与CPU接口的一端相连；所述CPU接口的第三端与FIFO相 连；
上述的时钟信号转换器，其中，所述的时钟信号转换器中的转换模块包括 El接口，时钟提取模块，HDB3解码模块，El解帧模块，El成帧模块，HDB3 编码模块；所述的E1接口一端与外部连接，另一端与时钟提取模块一端连接， 第三端与HDB3解码模块一端连接，时钟提取模块的另一端连接于El解帧模块上， HDB3模块的另一端与El解帧模块相连，El解帧模块的第三端连接至FIFO; FIFO 的另一端与El成帧模块相连，El成帧模块另一端与HDB3编码模块的一端相连， HDB3编码模块的另一端与外部相连；
上述的时钟信号转换器，其中，所述的时钟信号转换器中的工作选择模块包 括V35接口和DCE/DTE工作模式选择模块，所述的V35接口分别与DCE、 DTE工
作模式选择模块连接；
上述的时钟信号转换器，其中，所述的时钟信号转换器中的时钟模块包括外部晶振和锁相环；所述的外部晶振和锁相环依次连接；
上述的时钟信号转换器，其中，所述的时钟信号转换器中的自检模块包括一 个伪随机码发生器和一个伪随机码检测器所述的伪随机码发生器与伪随机码检 测器依次连接；
由于采用上述设计，本实用新型相比现有技术，具有以下优点
1、 本实用新型由于实现了 V35接口和E1接口的信号转换，设备既可以工作 在DCE模式下，也可以工作在DTE模式下，使得V35接口接入的装备更 加灵活、方便
2、 本实用新型由于设有HDB3编码、解码模块，提高了时钟提取和信号转换 的稳定性；
3、 本实用新型由于使用了FIFO存取器，使得数据缓存使用更加方便。
图1是现有技术的V35接口与El接口转换示意图2是本实用新型的结构示意图3是本实用新型中的转换模块的内部结构示意图4是V35的接口电路图5是CPU接口写时序参照图6是CPU接口读时序参照图。
具体实施方式
以下结合附图对本实用新型进行更为详细的说明
参见附图2及图3，为本实用新型的时钟信号转换器的结构示意图。
El接口完成了 El接口的时钟提取、HDB3码的编解码、El数据的成帧解
帧等功能。
V35接口主要实现了 V35的速率选择、工作模式选择(DTE/DCE)，并准确 地实现V35的数据与FIFO中数据的转换。
FIFO实现了 El接口数据与V35接口数据的缓存，以消除由于时钟抖动引 起的不必要的误码。CPU接口用于实现对该芯片的管理。CPU通过管理接口可以设置El接口和 V35接口的工作模式；并可以读取相关的告警信息。 CLK实现了系统时钟的选择。
自检模块由一个伪随机码发生器和一个伪随机码检测器组成。 本实用新型提供的时钟信号转换器，包括CPU接口，其中，所述的转换器 包括转换模块FIFO,工作选择模块，时钟模块，自检模块；所述时钟模块连接 于转换模块的一端上，转换模块的另一端与FIFO的一端相连，第三端与CPU接 口的一端连接；所述自检模块连接于工作选择模块的一端上，工作选择模块的另 一端与FIFO的一端相连，第三端与CPU接口的一端相连；所述CPU接口的第 三端与FIFO相连；
上述的时钟信号转换器，其中，所述的时钟信号转换器中的转换模块包括 El接口，时钟提取模块，HDB3解码模块，El解帧模块，El成帧模块，HDB3 编码模块；所述的E1接口一端与外部连接，另一端与时钟提取模块一端连接， 第三端与HDB3解码模块一端连接，时钟提取模块的另一端连接于El解帧模块上， HDB3模块的另一端与El解帧模块相连，El解帧模块的第三端连接至FIFO; FIFO 的另一端与El成帧模块相连，El成帧模块另一端与HDB3编码模块的一端相连， HDB3编码模块的另一端与外部相连；
上述的时钟信号转换器，其中，所述的时钟信号转换器中的工作选择模块包 括V35接口和DCE/DTE工作模式选择模块，所述的V35接口分别与DCE、 DTE工 作模式选择模块连接；
上述的时钟信号转换器，其中，所述的时钟信号转换器中的时钟模块包括外 部晶振和锁相环；所述的外部晶振和锁相环依次连接；
上述的时钟信号转换器，其中，所述的时钟信号转换器中的自检模块包括一 个伪随机码发生器和一个伪随机码检测器；所述的伪随机码发生器与伪随机码检 测器依次连接。
V35接口主要实现了 V35的速率选择、工作模式选择(DTE/DCE)，并准确地 实现V35的数据与FIFO中数据的转换。V35接口采用ISO 2593-1984规定的机 械特性。其接口电路如图4所示。
在本实用新型的具体实施例中，FIFO实现了 El接口数据与V35接口数据的缓存，以消除由于时钟抖动引起的不必要的误码。
CPU接口用于实现对该芯片的管理。CPU通过该接口可以设置El接口和V35 接口的工作模式;并可以读取相关的告警信息。CPU接口写、读时序参见附图5、
6所示。
由于V35接口和El接口转换的所有时钟必须由同一个时钟源产生，才能保 证每个周期El收发的数据量和V35收发数据量一致，从而保证转换正常。CLK 模块实现了系统时钟的选择。本设计需要一个65.536M的外部晶振。通过FPGA 固有的锁相环4倍频到262. 144M作为系统的基准时钟。系统的时钟由2M的主从 模式和V35的工作模式进行选择。参见表一所示-
2M时钟 模式V35工 作模式系统时钟备注
1主时钟DTE本振
2从时钟DTEEl提取时钟
3主时钟DCEV35接收到的时钟
4从时钟DCEEl接口采用E1提取时钟； V35接口采用V35接收到的 时钟由于FIFO两端时钟不一 致，有可能导致误码。
表一
工作时，时钟提取模块采用数字锁相环技术，从接收的2M数据的HDB3码流 中提取2M时钟，并把提取的时钟提供给HDB3解码和El解帧模块。HDB3编解码 模块通过HDB3编解码技术来转换信号。
HDB3码即三阶高密度双极性码，其编码规则是
1) 先将消息代码变换成AMI码，若AMI码中连0的个数小于4,此时的AMI 码就是HDB3码；
2) 若AMI码中连0的个数大于4，则将每4个连0小段的第4个0变换成与 前一个非0符号(+1或-l)同极性的符号，用F表示(+1 ~~^ + ^ ， -1 ~~^_ ;
3) 为了不破坏极性交替反转，当相邻^符号之间有偶数个非0符号时，再将该小段的第i个o变换成+s或-s, ^符号的极性与前一非符号的相反，并
让后面的非零符号从F符号开始再交替变化。 例如
消息代码100001000011000011
AMI跖 +1 0 0 0 0 -l 0 0 0 0 +1 -1 0 0 0 0 +1 -l
HDB3码+1 0 0 0 +^-1 0 0 0 -^+1-1+^00+^-1+1
其解码规则是
1) 从收到的符号序列中找到破坏极性交替的点F，可以断定7符号及其前
面的3个符号必是连0符号，从而恢复4个连码；
2) 再将所有的-l变换成+l后，就可以得到原消息代码。 工作选择模块可以选择DCE和DTE两种工作模式，然后通过FIFO缓存器和
转换模块之间完成数据的传输和转换。
时钟模块实现系统时钟的选择，通过一个65. 536M的外部晶振和锁相环4倍
频到262. 144M作为系统的基准时钟。系统的时钟由2M的主从模式和V35的工作
模式进行选择。工作模式对应关系如下
1， 2M时钟模式为主时钟，V35工作模式为DTE时，系统时钟为本振；
2， 2M时钟模式为从时钟。V35工作模式为DTE时，系统时钟为El提取时钟；
3， 2M时钟模式为主时钟，V35工作模式为DCE时，系统时钟为V35接收到
的时钟；
4， 2M时钟模式为从时钟，V35工作模式为DCE时，系统时钟为El接口采用 El提取时钟；V35接口采用V35接收到的时钟。
CPU通过CPU接口设置El接口和V35接口的工作模式；并可以读取相关的 告警信息。
自检模块启动自检，把伪随机码发生器和伪随机码检测器插入到信息流中 去。并通过CPU接口把测试结果上报到管理系统。系统不需要外部测试仪表就可 以测试信号通道中的误码情况。
由此，完成了 V35接口和E1接口之间的时钟信号的转换。
权利要求1.一种时钟信号转换器包括CPU接口，其特征在于所述的转换器包括转换模块，FIFO，工作选择模块，时钟模块，自检模块；所述时钟模块连接于转换模块的一端上，转换模块的另一端与FIFO的一端相连，第三端与CPU接口的一端连接；所述自检模块连接于工作选择模块的一端上，工作选择模块的另一端与FIFO的一端相连，第三端与CPU接口的一端相连；所述CPU接口的第三端与FIFO相连。
2. 根据权利要求1所述的时钟信号转换器，其特征在于所述的时钟信号转换器中的转换模块包括E1接口，时钟提取模块，HDB3解码模块，El解帧模块，El成帧模块，HDB3编码模块；所述的E1接口一端与外部连接，另一端与时钟提取模块一端连接，第三端与HDB3解码模块一端连接，时钟提取模块的另一端连接于E1解帧模块上，HDB3模块的另一端与E1解帧模块相连，El解帧模块的第三端连接至FIFO; FIFO的另一端与El成帧模块相连，El成帧模块另一端与HDB3编码模块的一端相连，HDB3编码模块的另一端与外部相连。
3. 根据权利要求1所述的时钟信号转换器，其特征在于所述的时钟信号转换器中的工作选择模块包括V35接口和DCE/DTE工作模式选择模块，所述的V35接口分别与DCE、 DTE工作模式选择模块连接。
4. 根据权利要求1所述的时钟信号转换器，其特征在于所述的时钟信号转换器中的时钟模块包括外部晶振和锁相环；所述的外部晶振和锁相环依次连接。
5. 根据权利要求1所述的时钟信号转换器，其特征在于所述的时钟信号转换器中的自检模块包括一个伪随机码发生器和一个伪随机码检测器；所述的伪随机码发生器与伪随机码检测器依次连接。
专利摘要本实用新型公开了一种时钟信号转换器，它包括CPU接口、转换模块、FIFO、工作选择模块、时钟模块、自检模块，该时钟模块连接于转换模块的一端上，转换模块的另一端与FIFO的一端相连，第三端与CPU接口的一端连接；该自检模块连接于工作选择模块的一端上，工作选择模块的另一端与FIFO的一端相连，第三端与CPU接口的一端相连；该CPU接口的第三端与FIFO相连；采用上述时钟信号转换器，使设备既可以工作在DCE模式下，也可以工作在DTE模式下，使得V35接口接入的装备更加灵活、方便。
文档编号H04W88/08GK201403207SQ20092006870
公开日2010年2月10日 申请日期2009年3月12日 优先权日2009年3月12日
发明者李华刚 申请人:上海科泰信息技术有限公司