专利名称：一种低速率扩频通信发射基带系统的利记博彩app
技术领域：
本发明涉及一种通信发射基带系统，特别涉及一种低速率扩频通信发射基带系 统。
背景技术：
扩频通信是一种信息的传输方式，其基本特征是使用比发送的信息数据速率高许 多倍的伪随机码把载有信息数据的基带信号的频谱进行扩展，形成宽带的低功率谱密度的 信号来发射，信号所占有的频带宽度远大于所传信息必需的最小带宽。由于扩频通信具有 抗干扰性能好、安全保密、可进行多址通信、有较好的抗衰落和抗多径等优点，广泛地渗透 到了通信的各个方面，如卫星通信、移动通信、无线定位系统、无线局域网等。扩频通信系统按照其工作方式可以为直接序列扩频系统(DSSS)、跳频扩频系统 (rass)、跳时扩频系统crass)和混合式扩频系统。随着扩频通信技术的广泛应用，国外许多从事专用集成电路开发研制的厂商先 后研制出了具有不同特点的基带扩频处理芯片，例如STEL2000、Z87200、HFA3861，SX043 等芯片。这些扩频通信芯片和以此为核心的发射基带系统无疑是比较成熟的技术，但这 种扩频发射基带在一些具体的应用领域也存在一些不足。例如STEL2000和Z87200可 将Ibit信息扩展为11 64chips的扩频码，这两款芯片不能满足扩频码长的通信系统要 求；HFA3861是一种应用于无线局域网系统的基带扩频处理芯片，数据速率为1、2、5. 5和 11Mbps，该芯片不能满足低速率的扩频通信系统要求；SX043是美国研制生产的一款高扩 频增益的扩频芯片(最高增益2047chips/bit)，数据速率为IOObps 4Mbps，由于扩频码 长达2047chips，所以可用于军方系统，近几年美国对这款芯片实行禁运，目前已经买不到 这款芯片。而这些基带扩频处理芯片的纠错编码能力很有限，SX043具有CRC校验功能，但 没有纠错编码能力；另外几款芯片都没有纠错和校验功能，这也限制了这些芯片在对误码 率要求较高的传输系统中的应用。由于已有的基带扩频处理芯片只能在特定的通信系统中 得到广泛应用，当通信系统或通信体制发生变化时，已有芯片不能很好地满足需求。
发明内容
本发明的目的在于，为克服目前扩频芯片的扩频码速率和扩频码长受限制，不能 纠错检错等缺点限制在一些扩频系统中的应用，从而提出一种低速率扩频通信发射基带系 统。本发明提出了一种利用现场可编程门阵列(Field-Programmable Gate Array, FPGA)和直接数字频率合成器(Direct Digital Synthesizer, DDS)实现的参数可设置的 扩频发射基带系统。本发明提出的一种低速率扩频通信发射基带系统，其特征在于，用现场可编程门 阵列(FPGA)和直接数字频率合成器(DDQ及外围电路实现参数可设置的低速率扩频发射 基带系统。
所述的FPGA芯片包含如下功能模块时钟信号发生模块，通过对基准时钟信号进行分频产生用于各个功能模块的时钟 信号，通过对码周期进行计数来产生信息速率控制时钟信号；RS-232串行通信模块，包括RS-232接收器和RS-232发送器，所述的RS-232接收 器接收来自RS-232 口的数据，所述的RS-232发送器在中心控制模块的控制下向RS-232 口 发送数据；中心控制模块，收到串口通信模块发来的数据后判断数据内容，然后根据数据的 内容和通信协议控制整个发射基带的工作状态；组帧模块，组帧是按照通信协议对数据进行分组，并在每帧数据中进行加帧头和 帧标志的处理和编排；信道编码模块，按照通信协议对待发数据进行卷积、交织和差分编码，以降低数据 传输中的误码率；PN码发生器模块，采用移位寄存器产生扩频所用的伪随机序列，用于对编码组帧 后的数据进行扩频处理；扩频模块，按照通信协议约定的PN码长和码速率对每个信息bit进行异或运算， 即将信道中待传输的数据流与PN码发生器产生的PN码流进行异或运算；数字成型滤波器模块，用来减小旁瓣功率，按照通信方案的要求计算滤波器的传 递函数，用IP核产生的FIR滤波器完成数字成型滤波；和DDS工作状态控制器，用于输出包含复位、待发信道数据、向DDS可编程寄存器 写入的数据和参考时钟状态的控制信息。所述的DDS芯片包含如下模块相位累加器模块、波形ROM模块、D/A转换模块和 低通滤波模块，用于数模转换和信号调制。所述的FPGA芯片的扩频数据输出端口与所述的DDS芯片的数据输入端口相连，将 待调制的数据输入至DDS芯片进行调制和模数滤波转换；所述的FPGA芯片的IO通过DDS 芯片的A/D总线向DDS芯片的可编程寄存器写入控制字，从而控制DDS芯片的工作模式，完 成D/A转换和调制。所述的低速率扩频通信发射基带系统，其特征在于，所述的外围模块具体包含串口电平转换模块，用于完成TTL电平与RS-232标准规定的正负电压之间的转 换，使该基带系统能够通过RS-232接口接收待发信息；晶振，用于产生作为系统的参考时钟信号，基带中所用的所有时钟均基于该晶振 产生；电源模块，用于将输入电压转化为发射基带所需的各种电压，向基带系统提供稳 定的工作电源；EPROM模块，用于存储所述的FPGA芯片的程序，加电时FPGA芯片将EPROM芯片中 的数据读入FPGA芯片编程RAM中，然后FPGA进入工作状态。其中，所述的串口电平转换芯片与所述的FPGA芯片的两个IO 口相连，完成TTL电 平与RS-232电平的转换，从而实现所述的FPGA芯片能直接与RS-232串口进行信息交互； 所述的晶振芯片输出端口与FPGA的时钟输入管脚相连，向FPGA提供参考时钟。所述的低速率扩频通信发射基带系统，其特征在于，所述的FPGA芯片还包含FIFO模块，是一种先进先出型存储器，对组帧和信道编码后的信号起到缓存的作用。所述的低速率扩频通信发射基带系统，其特征在于，所述的信道编码模块，具体包 含卷积编码器、交织编码器和差分编码器，根据通信协议采用移位寄存器、异或门、计数器 或D触发器来实现卷积编码、交织编码和差分编码。所述的低速率扩频通信发射基带系统，其特征在于，所述的扩频，直接由异或门来 实现。所述的低速率扩频通信发射基带系统，其特征在于所述的中心控制模块，采用同 步有限状态机来实现其功能。所述的低速率扩频通信发射基带系统，其特征在于，所述的时钟信号发生模块利 用分频产生用于各个功能模块的时钟信号，具体包含如下步骤首先复位，复位完成后，在时钟信号的驱动下完成寄存器aCC
与频率控制字 Fff的累加运算，acc[N]即为所期望的输出时钟；其中，所述的频率控制字FW的计算公式如下
权利要求
1.一种低速率扩频通信发射基带系统，其特征在于，所述的系统用现场可编程门阵列 (FPGA)和直接数字频率合成器(DDQ实现参数可设置的低速率扩频发射基带系统，该系统 具体包含FPGA芯片、DDS芯片及外围器件；所述的FPGA芯片包含如下功能模块时钟信号发生模块，通过对基准时钟信号进行分频产生用于各个功能模块的时钟信 号，通过对码周期进行计数来产生控制信息速率的时钟信号；RS-232串行通信模块，包括RS-232接收器和RS-232发送器，所述的RS-232接收器接 收来自RS-232 口的数据，所述的RS-232发送器在中心控制模块的控制下向RS-232 口发送 数据；中心控制模块，收到串口通信模块发来的数据后判断数据内容，然后根据数据的内容 和通信协议控制整个发射基带的工作状态；组帧模块，组帧是按照通信协议对数据进行分组，并在每帧数据中进行加帧头和帧标 志的处理和编排；信道编码模块，按照通信协议对待发数据进行卷积、交织和差分编码，以降低数据传输 中的误码率；PN码发生器模块，采用移位寄存器产生扩频所用的伪随机序列，用于对编码组帧后的 数据进行扩频处理；扩频模块，按照通信协议约定的PN码长和码速率对每个信息bit进行异或运算，即将 信道中待传输的数据流与PN码发生器产生的PN码流进行异或运算；数字成型滤波器模块，用来减小旁瓣功率，按照通信方案的要求计算滤波器的传递函 数，用IP核产生的^R滤波器完成数字成型滤波；和DDS工作状态控制器，用于输出包含复位、待发信道数据、向DDS可编程寄存器写入 的数据和参考时钟状态的控制信息；所述的DDS芯片包含如下模块相位累加器模块、波形ROM模块、D/A转换模块和低通 滤波模块，用于数模转换和信号调制；所述的FPGA芯片向所述的DDS芯片提供复位、参考时钟、待发数据和控制数据四类信 号；所述的FPGA芯片的IO 口与DDS芯片的复位信号输入管脚相连向DDS芯片提供复位信 号；所述的FPGA芯片的IO 口与DDS芯片的参考时钟输入管脚相连向DDS芯片提供参考时 钟信号；所述的FPGA芯片的IO与DDS芯片的A/D总线相连向DDS芯片的可编程寄存器输 入控制字，控制DDS的工作状态，使DDS芯片完成调制、数模转换等功能。
2.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的外围器 件具体包含串口电平转换模块，用于完成TTL电平与RS-232标准规定的正负电压之间的转换，使 该基带系统能够通过RS-232串口接收待发信息；晶振，用于产生系统的参考时钟信号，发射基带中所用的所有时钟均基于该晶振产生；电源模块，用于将输入电压转化为发射基带所需的各种电压，向基带系统提供稳定的 工作电源；EPROM模块，用于存储所述的FPGA芯片的程序，加电时FPGA芯片将EPROM芯片中的数据读入FPGA芯片编程RAM中，然后FPGA进入工作状态；其中，所述的串口电平转换芯片与所述的FPGA芯片的两个IO 口相连，完成TTL电平与 RS-232电平的转换，从而实现所述的FPGA芯片能直接与RS-232串口进行信息交互；所述 的晶振输出端口与FPGA的时钟输入管脚相连，向FPGA提供参考时钟。
3.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的FPGA芯 片还包含FIF0模块，是一种先进先出型存储器，对组帧和信道编码后的信号起到缓存的 作用。
4.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的信道编 码模块，具体包含卷积编码器、交织编码器和差分编码器，采用移位寄存器、异或门、计数 器或D触发器来实现卷积编码、交织编码和差分编码。
5.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的扩频模 块，直接由异或门来实现扩频。
6.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于所述的中心控 制模块，采用同步有限状态机来实现其功能。
7.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的时钟信 号发生模块利用分频产生用于各个功能模块的时钟信号，具体包含如下步骤首先复位，复位完成后，在时钟信号的驱动下完成寄存器acc
与频率控制字FW的 累加运算，acc[N]即为所期望的输出时钟；其中，所述的频率控制字FW的计算公式如下Desired Frequencyr W =-χ 2Re ference Frequency其中，Ν+1为寄存器的位数。
8.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于所述的控制信 息传输速率的时钟信号是通过对PN码周期进行计数来产生的；扩频模块中一个信息bit包 含整数个码周期，通过对码周期进行计数来产生信息速率控制时钟。
9.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的脉冲成 型滤波器，由FPGA芯片和DDS芯片共同实现的，具体包含如下步骤首先，将滤波系数写入FPGA中的HR滤波器；然后，在FPGA中完成数字成型滤波运算； 最后，将运算结果写入到DDS的可编程控制寄存器中实现数模转换并输出成型滤波后的模 拟信号。
10.根据权利要求1所述的低速率扩频通信发射基带系统，其特征在于，所述的串口通 信，采用异步通信方法，以帧的形式发送字符数据，每一帧信息由起始位、数据位、奇偶校验 位和停止位构成，帧结构为空闲位起始位数据奇偶位停止位空闲位-11100/1 0/1 ··· 0/10/11111-
全文摘要
本发明涉及一种低速率扩频通信发射基带系统，所述的系统用现场可编程门阵列(FPGA)和直接数字频率合成器(DDS)实现参数可设置的低速率扩频发射基带系统，具体包含FPGA芯片、DDS芯片及外围模块；FPGA芯片包含时钟信号发生模块；RS-232串行通信模块；中心控制模块；组帧模块；信道编码模块；PN码发生器模块；数字成型滤波器模块；和DDS工作状态控制器。DDS芯片包含相位累加器模块、波形ROM模块、D/A转换模块和低通滤波模块，用于数模转换和信号调制；FPGA芯片的输入输出端口与DDS芯片的输入端口相连，将待调制的数据输入和状态控制信号至DDS芯片，控制DDS芯片的工作模式。
文档编号H04L1/00GK102104394SQ20091024360
公开日2011年6月22日 申请日期2009年12月18日 优先权日2009年12月18日
发明者张 杰, 李婧华, 范江涛, 马冠一 申请人:中国科学院国家天文台