专利名称：数字rz信号时钟数据恢复电路的利记博彩app
技术领域：
本实用新型涉及一种时钟数据恢复电路及其实现方法，特别是一种数字RZ信号时钟数据
恢复电路。
技术背景-
目前时钟数据恢复电路通常是由数字电路和模拟电路混合实现。串行数据在A/D转换后， 通过锁相环电路对串行数据和时钟进行提取恢复。锁相环技术是一种时钟数据恢复电路所广
泛采用的实现方法。其基本的工作原理如下频率锁定后，数据采样模块使用的时钟为压控 振荡器输出的稳定时钟，输入信号产生抖动时，鉴相模块将输入信号相位和压控振荡器输出 信号相位进行鉴相输出，通过电荷泵模块形成相应的电压信号，低通滤波器完成对该电压差 信号的高频和噪声信号去除功能，保证系统环路的稳定性，电压差信号作用在压控振荡器上 促使其输出信号频率与输入信号频率靠扰直至频差消除，进而完成频率锁定功能。影响到整 个时钟数据恢复电路的去抖动能力，针对各种不同频率恢复的要求，这些组件都有各自不同 的算法、电路参数及相应的结构来完成。在对时钟数据稳定要求较高的系统中，时钟频率又 比较高的情况下这些模块是通过模拟电路来实现的，以便满足系统的高性能要求，由于模拟 电路通常不好进行验证，在许多系统中虽然已经逐步采用纯数字的锁相环来实现时钟数据恢 复，但是由于各种数字电路实现方法不一，在时钟数据恢复电路中，仍存在抗抖动能力差， 频率范围小和锁定时间长的缺陷
实用新型内容
本实用新型的目的就是要克服上述的不足，提供一种具有较好的去抖动能力，频率动态
范围宽，锁定时间短，能把RZ码型恢复成NRZ码型，可用于中低速率串行信号传输系统的数 字RZ信号时钟数据恢复电路。
本实用新型数字RZ信号时钟数据恢复电路包括32位移位寄存器模块、RZ信号脉冲宽 度计数模块、数据处理模块、时钟数据恢复输出模块。其特征是本地时钟信号BDX同时接 入32位移位寄存器模块、RZ信号脉冲宽度计数模块、数据处理模块和时钟数据恢复输出模 块。RZ串行信号接入32位移位寄存器模块，该模块的输出端同时接RZ信号脉冲宽度计数模 块和时钟数据恢复输出模块，RZ信号脉冲宽度计数模块的输出端接数据处理模块输入端，该 模块的输出端与时钟数据恢复输出模块的输入端连接，时钟数据恢复输出模块的两个输出端 分别输出恢复时钟信号、恢复数据信号。
所述32位移位寄存器模块是由32位移位寄存器、两个寄存器组成，本模块在本地时钟 的节拍下对RZ信号进行采样，.对采样的结果存入32位移位寄存器最低位，其它各位的值依 次向高位移动一位。
所述RZ信号脉冲宽度计数模块是由两个比较器、加法器、三个数据选择器、三个寄存器 组成，本模块在RZ信号脉冲的上升沿开始计数，在RZ信号的下降沿记录计数结果并输出。
所述数据处理模块是由四个寄存器、两个加法器、两个小于比较器、与门元件、数据选 择器组成，本模块是对输出的计数结果进行数据处理得到准确的RZ信号脉冲宽度的计数值V 并输出。
所述时钟数据恢复输出模块由数据三个选择器、两个加法器、七个寄存器，两个相等比 较器，两个与门元件， 一个或门元件组成，本模块以数据处理模块输出计数值V为参考，对 本地时钟进行V分频得到恢复时钟，以32位移位寄存器的第V/2位的值并将其转化为NRZ码 型作为恢复数据输出。
由于本实用新型釆用了上述模块的连接结构，工作中在本地时钟的节拍下，32位移位寄 存器模块对RZ进行采样，采样的值依次存入32位移位寄存器，如果32位移位寄存器的低两位是2' hi则表示RZ信号脉冲上升沿被检测到，RZ信号脉冲宽度计数模块的计数器开始归 零计数，如果32位移位寄存器的低两位是2' h2则表示RZ信号下降沿被检测到，RZ信号脉 冲宽度计数模块的计数器的值V被记录并输出，数据处理模块判断两次RZ信号脉冲宽度计数 模块的计数器的值V相差是否超过1，如果没有超过1则表示RZ信号的脉冲宽度为V个本地 时钟周期的长度，否则继续比较判断记录结果，时钟数据恢复输出模块根据V值，对本地时 钟进行V分频得到恢复时钟输出，选择32位移位寄存器的第V/2值为恢复数据输出。 本实用新型的优点是
1、 不需要参考时钟，能自动根据RZ信号的脉冲宽度产生恢复时钟
2、 选取过采样的中间值作为恢复数据输出，抗抖动性强；
3、 三个脉冲就可以锁定RZ信号频率，锁定时间短；
4、 能把RZ信号转化为NRZ信号，便于后端处理。
图1为本实用新型整体结构示意图2为本实用新型32位移位寄存器模块中的电路连接示意图3为本实用新型RZ信号脉冲宽度计数模块中的电路连接示意图4为本实用新型数据处理模块中的电路连接示意图5为本实用新型时钟数据恢复输出模块中的电路连接示意图。
具体实施方式
下面结合图形，对本实用新型的实施过程作进一步的详细描述。 实施例1
参照图2, 32位移位寄存器模块1是由32位移位寄存器101，第一寄存器102、第二寄 存器103组成，RZ信号接入32位移位寄存器101和第二寄存器103的D端，本地系统时钟 BDX同时输入32位移位寄存器101、第一寄存器102和第二寄存器103的ENA端，32位移位 寄存器101的输出端Q与第一寄存器102的输入端D连接，该寄存器102输出端Q为32位并 行数据D32，第二寄存器103的输出信号为32位移位寄存器101的低两位数据输出D2。上述 32位移位寄存器101的作用是对输入的RZ信号进行釆样寄存。本32位移位寄存器模块的作 用是在本地时钟的节拍下对RZ信号进行采样，对采样的结果存入32位移位寄存器最低位， 其它各位的值依次向高位移动一位。
实施例2
参照图3， RZ信号脉冲宽度计数模块2是由第一比较器201、第二比较器203、第一加法 器202、第一数据选择器204、第二数据选择器205、第三数据选择器207、第三寄存器206、 第四寄存器208、第五寄存器209组成，低两位数据输入信号D2同时接入第一比较器201、 第二比较器203的输入端A，常数2' hl接入第一比较器201输入端B;常数5' h01接入第 一加法器202;常数2' h2接入第二比较器203的输入端B;第一加法器202的输入端A同时 与第一数据选择器204、第三数据选择器207的输入端DATAB及第三寄存器206输出端Q端 连接第一比较器201的输出端OUT同时与第二数据选择器205的输入端SEL、第四寄存器 208输入端D和第五寄存器209输入端CLR连接；第一加法器202的输出端OUT与第一数据 选择器204的输入端DATAB连接，该数据选择器204的输出端OUTO接入第二数据选择器205 的输入端MTAA;第二比较器203的输出端OUT同时与第一数据选择器204和第三数据选择 器207的输入端SEL连接第二数据选择器205的输入端接常数信号5' HOO，该数据选择器 205的输出端OUTO接第三寄存器206输入端D，该寄存器206的另一个输入端ENA与第四寄 存器208和第五寄存器209的输入端ENA同时接本地信号DBX;第三数据选择器207的输入 端DATAA与第五寄存器209的输出端Q连接；其目的是利用第五寄存器209输出信号的反馈 与本数据选择器所采集的信号相比较，以达到控制第五寄存器209的输入和输出脉冲宽度计 数结果pulsecunter;第四寄存器208的输出信号为上升沿标志riseout;上述的第一比较器 201的作用是判断RZ信号的上升沿是否被检测到，如果是则输出"1"，否则输出"0";上述的第二比较器203的作用是判断RZ信号的下升沿是否被检测到，如果是则输出"l"，否则输 出"0"。本RZ信号脉冲宽度计数模块的作用是在RZ信号脉冲的上升沿开始计数，到RZ 信号的下降沿记录计数结果并输出。 实施例3
参照图4，数据处理模块3是由第六寄存器301、第七寄存器302、第八寄存器309、第 九寄存器310、第二加法器303、第三加法器304、第一小于比较器305、第二小于比较器306、 第一与门307和第四数据选择器308组成，RZ脉冲宽度计数模块2的第五寄存器209的输出 脉冲宽度计数结果pulsecunter、本地信号BDX、第四寄存器208的输出信号上升沿标志 riseout分别接入第六寄存器301的D、 ENA、 CLR输入端上；同时本地信号BDX还分别接入 第七寄存器302、第八寄存器309和第九寄存器310的ENA输入端上；第四寄存器208的输 出信号上升沿标志riseout同时分别接入第七寄存器302、第八寄存器309和第九寄存器310 的CLR输入端上；第六寄存器301的输出端Q同时接入第七寄存器302输入端D、第二加法 器303、第三加法器304的输入端A和第四数据选择器308的输入端DATAB上；第七寄存器 302的输出端Q同时接入第一小于比较器305的输入端A和第二小于比较器306的输入端B 上；第二加法器303的输出端0UT接入第一小于比较器305的输入端B上第三加法器304 的输出端0UT接入第二小于比较器306的输入端A上；第一小于比较器305、第二小于比较 器306的输出端OUT分别接入第一与门307的输入端上，该与门307的输出端同时接入第四 数据选择器308的输入端SEL和第九寄存器310的输入端D上；第四数据选择器308的另一 输入端DATAA与第八寄存器309的输出端Q连接，第四数据选择器308的输出端OUT与第八 寄存器309的输入端D连接，该寄存器309的输出端Q输出的是脉冲宽度处理结果pulsecnt; 第九寄存器310的输出端Q输出的是锁定标志lockout。第二加法器303的输入信号为第六 寄存器301的输出信号和常数5' h01;第三加法器304的输入信号为第六寄存器301的输出 信号为常数l' hl和常数6' h3D:第一小于比较器305的输入信号为第七寄存器302的输出 信号Q、第二加法器303的输出信号和常数"1";第二小于比较器306的输入信号为第七寄 存器302的输出信号Q、第三加法器304的输出信号和常数"1";本数据处理模块的作用是 对所述RZ信号脉冲宽度计数模块输出的计数结果进行数据处理得到准确的RZ信号脉冲宽度 的计数值V并输出。
实施例4
参照图5，时钟数据恢复输出模块4是由第五数据选择器401、第六数据选择器403、第 七数据选择器407、第四加法器402、第十寄存器404、第十一寄存器408、第十二寄存器409、 第十三寄存器412、第十四寄存器413、第十五寄存器415、第十六寄存器416、第一相等比 较器405、第二相等比较器406、第二与门410、第三与门411和第一或门414组成，由数据 处理模块3输出的脉冲宽度处理结果信号pulsecnt分别接入第五数据选择器401的输入端、 第一相等比较器405和第二相等比较器406的输入端B上；由32位移位寄存模块1输出的并 行数据D32信号接入第五数据选择器401的输入端DATA上；本地时钟信号BDX同时接入第十 寄存器404、第十一寄存器408、第十二寄存器409、第十三寄存器412、第十五寄存器415 和第十六寄存器416的输入端ENA上；由数据处理模块3输出的锁定标志信号lockout同时 分别接入第七数据选择器407输入端1、第二与门410和第三与门411输入端上；第五数据 选择器401的输出端OUT接入第十三寄存器412的输入端D上；第四加法器402的输入端A 与第一相等比较器405和第二相等比较器406的输入端A连接，其另一输入端接常数5' hOl, 其输出端OUT接入第六数据选择器403的输入端DATAA上，该数据选择器403的输入端DATAB 接常数5' h00，其另一输入端SEL同时与第十一寄存器408、第十二寄存器409输入端CLR和 第二相等比较器406的输出端OUT连接，第五数据选择器401输出端OUT接入第十寄存器404 的输入端D上；第一相等比较器405的输入端B同时还接常数l'hO，其输出端接入第七数据 选择器407的输入端1上，该数据选择器407的输出端接入第十二寄存器409的输入端D上， 该寄存器409的输出端Q接第三与门411的输入端，该与门411的输出端同时与第十三寄存器412、第十四寄存器413和第十五寄存器415的输入端CLR连接；第二与门410的输出端 接入第十六寄存器416的输入端D上；第十三寄存器412的输出端Q与第十四寄存器413的 输入端D和第一或门414的输入端连接，该或门414的另一输入端与第十四寄存器413的输 出端Q连接，第一或门414的输出端与第十五寄存器415的输入端D连接；第十五寄存器415 的输出端Q输出恢复数据信号；第十六寄存器416的输出端Q输出恢复时钟信号。上述的第 十五寄存器415、第一或门414、第十三寄存器412、第三与门411、第十二寄存器409、第 七数据选择器407、第一相等比较器405、第十寄存器404、第六数据选择器403、第四加法 器402和第五数据选择器401共同完成数据恢复输出功能，由于输出数据为过采样数据的中 间位，因此抗干扰性强，第十六寄存器416、第二与门410、第十一寄存器408、第二相等比 较器406和第四加法器402共同完成时钟恢复输出功能，恢复时钟是根据脉冲宽度计数结果 来分频，因此动态范围大；第十三寄存器412、第十四寄存器413、第一或门414组合完成 RZ信号到NRZ信号的转换过程。本时钟数据恢复输出模块的作用是以所述数据处理模块输 出计数值V为参考，对本地时钟进行V分频得到恢复时钟，以所述数据处理模块输出计数值 V为参考，以32位移位寄存器的第V/2位的值并将其转化为NRZ码型作为恢复数据输出。
权利要求1、一种数字RZ信号时钟数据恢复电路，包括32位移位寄存器模块(1)、RZ信号脉冲宽度计数模块(2)、数据处理模块(3)、时钟数据恢复输出模块(4)，其特征是本地时钟信号BDX同时接入32位移位寄存器模块(1)、RZ信号脉冲宽度计数模块(2)、数据处理模块(3)、时钟数据恢复输出模块(4)；RZ串行信号输入信号接入32位移位寄存器模块(1)，该模块的输出端同时接RZ信号脉冲宽度计数模块(2)和时钟数据恢复输出模块(4)，32信号脉冲宽度计数模块(1)的输出端与数据处理模块(3)输入端连接，该模块的输出端与时钟数据恢复输出模块(4)的输入端连接，时钟数据恢复输出模块(4)上的两个输出端上分别将恢复时钟信号、恢复数据信号输出。
2、 根据权利要求1所述的数字RZ信号时钟数据恢复电路，其特征是所述的32位移位 寄存器模块(1)是由32位移位寄存器(101),第一寄存器(102)和第二寄存器(103)组 成，RZ串行信号同时接入32位移位寄存器(101)和第二寄存器(103)的D端，本地系统 时钟BDX同时输入32位移位寄存器(101)、第一寄存器(102)和第二寄存器(103)的ENA 端，32位移位寄存器(101)的输出端Q与第一寄存器(102)的输入端D连接。
3、根据权利要求1所述的数字RZ信号时钟数据恢复电路，其特征是所述的RZ脉冲宽 度计数模块(2)是由第一比较器(201)、第二比较器(203)、第一加法器(202)、第一数据 选择器(204)、第二数据选择器(205)、第三数据选择器(207)、第三寄存器(206)、第四 寄存器(208)和第五寄存器(209)组成，低两位数据输入信号D2同时接入第一比较器(201 )、 第二比较器(203)的输入端A;常数2' hl接入第一比较器(201)输入端B;常数5' h01 接入第一加法器(202) B端、常数2' h2接入第二比较器(203)的输入端B;第一加法器(202) 的输入端A同时与第一数据选择器(204)、第三数据选择器(207)的输入端DATAB及第三寄 存器(206)输出端Q端连接；第一比较器(201)的输出端OUT同时与第二数据选择器(205) 的输入端SEL、第四寄存器(208)输入端D和第五寄存器(209)输入端CLR连接；第一加 法器(202)的输出端OUT与第一数据选择器(204)的输入端DATAB连接，该数据选择器(204) 的输出端OUTO接入第二数据选择器(205)的输入端DATAA;第二比较器(203)的输出端OUT 同时与第一数据选择器(204)和第三数据选择器(207)的输入端SEL连接，第二数据选择 器(205)的输入端DATAB接常数信号5， HOO，该数据选择器(205)的输出端0UT0接第三 寄存器(206)输入端D，该寄存器(206)的另一个输入端ENA与第四寄存器(208)和第五 寄存器(209)的输入端ENA同时接本地时钟信号DBX;第三数据选择器(207)的输入端DATAA 与第五寄存器(209)的输出端Q连接。
4、根据权利要求1所述的数字RZ信号时钟数据恢复电路，其特征是所述的数据处理 模块(3)是由第六寄存器(301)、第七寄存器(302)、第八寄存器(309)、第九寄存器(310)、 第二加法器(303)、第三加法器(304)、第一小于比较器(305)、第二小于比较器(306)、 第一与门(307)和第四数据选择器(308)组成，第五寄存器(209)的输出脉冲宽度计数结 果pulsecunter、本地信号BDX、第四寄存器(208)的输出信号上升沿标志riseout分别接 入第六寄存器(301)的D、ENA、CLR输入端上；同时本地信号BDX还分别接入第七寄存器(302)、 第八寄存器(309)和第九寄存器(310)的ENA输入端上；第四寄存器(208)的输出信号上 升沿标志riseout同时分别接入第七寄存器(302)、第八寄存器(309)和第九寄存器(310) 的CLR输入端上；第六寄存器(301)的输出端Q同时接入第七寄存器(302)输入端D、第 二加法器(303)和第三加法器(304)的输入端A和第四数据选择器(308)的输入端DATAB上；第七寄存器(302)的输出端Q同时接入第一小于比较器(305)的输入端A和第二小于 比较器(306)的输入端B上；第二加法器(303)的输出端OUT接入第一小于比较器(305) 的输入端B上；第三加法器(304)的输出端OUT接入第二小于比较器(306)的输入端A上; 第一小于比较器(305)和第二小于比较器(306)的输出端OUT分别接入第一与门(307)的 输入端上，该与门(307)的输出端同时接入第四数据选择器(308)的输入端SEL和第九寄 存器(310)的输入端D上；第四数据选择器(308)的另一输入端DATAA与第八寄存器(309) 的输出端Q连接，第四数据选择器(308)的输出端OUTO与第八寄存器(309)的输入端D连 接。
5、根据权利要求1所述的数字RZ信号时钟数据恢复电路，其特征是所述的时钟数据 恢复输出模块(4)是由第五数据选择器(401)、第六数据选择器(403)、第七数据选择器(407)、 第四加法器(402)、第十寄存器(404)、第十一寄存器(408)、第十二寄存器(409)、第十 三寄存器(412)、第十四寄存器(413)、第十五寄存器(415)、第十六寄存器(416)、第一 相等比较器(405)、第二相等比较器(406)、第二与门(410)、第三与门(411)和第一或门(414)组成，脉冲宽度处理结果信号pulsecnt分别接入第五数据选择器(401)的输入端 SEL、第一相等比较器(405)和第二相等比较器(406)的输入端B上；并行数据D32信号接 入第五数据选择器(401)的输入端DATA上；本地时钟信号BDX同时接入第十寄存器(404)、 第十一寄存器(408)、第十二寄存器(409)、第十三寄存器(412)、第十五寄存器(415)和 第十六寄存器(416)的输入端ENA上；锁定标志信号lockout同时分别接入第七数据选择器(407)输入端1、第二与门(410)和第三与门(411)输入端上；第五数据选择器(401) 的输出端0UT接入第十三寄存器(412)的输入端D上；第四加法器(402)的输入端A与第 一相等比较器(405)和第二相等比较器(406)的输入端A连接，其另一输入端接常数5' h01，其输出端OUT接入第六数据选择器(403)的输入端DATAA上；该数据选择器(403)的 输入端DATAB接常数5' h00，其另一输入端SEL同时与第十一寄存器(408)、第十二寄存器(409)输入端CLR和第二相等比较器(406)的输出端OUT连接，第五数据选择器(401)输 出端0UT接入第十寄存器(404)的输入端D上；第一相等比较器(405)的输入端B同时还 接常数1' h0,其输出端接入第七数据选择器(407)的输入端1上，该数据选择器(407) 的输出端接入第十二寄存器(409)的输入端D上；该寄存器(409)的输出端Q接第三与门(411)的输入端，该与门(411)的输出端同时与第十三寄存器(412)、第十四寄存器(413) 和第十五寄存器(415)的输入端CLR连接；第二与门(410)的输出端接入第十六寄存器(416) 的输入端D上；第十三寄存器(412)的输出端Q与第十四寄存器(413)的输入端D和第一 或门(414)的输入端连接；该或门(414)的另一输入端与第十四寄存器(413)的输出端Q 连接，第一或门(414)的输出端与第十五寄存器(415)的输入端D连接。
专利摘要本实用新型公开了一种数字RZ信号时钟数据恢复电路，它包括32位移位寄存器模块、RZ信号脉冲宽度计数模块、数据处理模块、时钟数据恢复输出模块。其特征是本地时钟信号同时接32位移位寄存器模块、RZ信号脉冲宽度计数模块、数据处理模块、时钟数据恢复输出模块。RZ信号接32位移位寄存器模块，该模块同时接RZ信号脉冲宽度计数模块和时钟数据恢复输出模块，32位信号脉冲宽度计数模块与数据处理模块连接，该模块与时钟数据恢复输出模块连接，时钟数据恢复输出模块分别输出端恢复时钟信号、恢复数据信号。其优点是不需要参考时钟，能自动根据RZ信号的脉冲宽度产生恢复时钟；选取过采样的中间值作为输出，抗抖动性强。
文档编号H04L7/02GK201243298SQ20082010415
公开日2009年5月20日 申请日期2008年3月28日 优先权日2008年3月28日
发明者刘福奇, 秦志斌, 平 陈 申请人:桂林信通科技有限公司