专利名称：一种脉冲超宽带接收机的利记博彩app
技术领域：
本发明涉及无线通信和集成电路设计领域，具体涉及一种脉冲超宽带 接收机。
背景技术：
超宽带(ultra-wideband， UWB)技术以其独特的优势近年来吸引了人们 的研究兴趣，它在无线数据传输领域有较好的应用前景。
目前，UWB传输系统的信号接收方法研究主要还是从通信理论出发， 并以沿袭传统窄带传输系统的方法为主。著名的香农(Shannon)通信理论 给出了在加性高斯白噪声(additive white Gauss noise, AWGN)信道下，信息 传输速率C与资源开销(信号能量Eb和占用频带宽度W)之间的关系。人 们在研究信号接收方法时，总是尽量去逼近Shannon极限，匹配滤波的相 关研究给出，在线性接收方法中，互相关(cross-correlate)法可以使信号能 量开销Eb、频带利用率W/Rb与误码性能Pb之间的关系达到最优化。此 方法需要获取接收信号的全部信息(包括信号的幅值与定时)， 一般依靠同 步采样电路实现，因此也称作同步采样互相关(或匹配滤波)方法。这种同 步采样互相关接收方法在窄带传输系统中的应用已经相对比较成熟，现有 的UWB传输系统一般也都沿袭这种接收方法。
但是，这种基于通信理论的同步采样接收方法有它的局限性。
一方面，Shannon理论有它的局限。 一个完整的数据传输系统，其能 量开销既包括携带信息的信号能量Eb，也包括信号处理过程的能耗Ec， 而Sha皿on通信理论在分析系统性能时，只考虑了携带信息的信号能量Eb， 没有考虑处理信号过程中的能量开销Ec。在实际传输系统中，Eb与其它 参量间的关系达到最优情况时，信号处理电路的代价Ec可能会较大，从 而整个系统的能量开销即功耗Eb+Ec未必是最优化的。
相应地，同步采样接收方法也有其局限。这是一种追求信号能量开销 和频带利用率最优化的接收方法，而UWB传输系统是与现有窄带系统共 享频带的，因此频带利用率不再是优化目标之一。但是UWB传输系统为 了保持与窄带系统的兼容性，必须使用低功率谱密度、宽频带的窄脉冲信号，其带宽W不能像窄带系统那样降低，因此用同步采样方法接收UWB 信号时必须维持很高的采样率fs=2W，根据电路理论，这将导致很高的功 耗P。而较多的实际传输系统的数据速率Rb达不到UWB采样率(如1GHz 以上)那样高，这就导致每传输lbit数据所需的接收机翻转次数很高，使得 电路的单位比特能耗Ec恶化。可见，同步采样接收不太适合于UWB传输 系统，特别是在Rbxxfs的低速应用情况(如低于100Mb/s的数据速率)。
发明内容
本发明所要解决的技术问题就是为了克服以上的不足，提出了一种功 耗小的脉冲超宽带接收机。
本发明的技术问题通过以下的技术方案予以解决
一种脉冲超宽带接收机，包括相互连接的可控增益放大器和触发接收 器，所述可控增益放大器对接收到的射频信号进行放大并输出给触发接收 器，所述触发接收器判断放大后的射频信号的能量是否超过预设值，如果 是就进行异步触发、得到高电平，否则得到低电平。
所述触发接收器包括脉冲同步模块、相偏纠正模块和锁相环，所述脉 冲同步模块耦合在可控增益放大器与相偏纠正模块之间，所述锁相环输出 第一时钟至脉冲同步模块、相偏纠正模块，所述脉冲同步器在第一时钟下 对放大后的射频信号进行脉冲同步得到同步信号输出给相偏纠正模块，所 述相偏纠正模块在第一时钟下对同步信号进行相位偏差的纠正。
所述脉冲超宽带接收机还包括数据统计模块，所述数据统计模块耦合 在相偏纠正模块与可控增益放大器之间，所述数据统计模块还接收有锁相 环输出的第一时钟，所述数据统计模块统计在一定时间周期内相偏纠正模 块输出的高电平的数目并与基准值进行比较后产生相应的增益控制信号， 输出至可控增益放大器的增益控制输入端。
所述脉冲同步模块包括PMOS管、NMOS管、第一电容、延时器、第 一D触发器、第二D触发器，所述PMOS管的源极接电源，栅极与所述 可控增益放大器的输出相连，所述PMOS管的漏极和NMOS管的漏极相 连后经第一电容接地，所述NMOS管的源极接地；所述延时器的输入端接 所述PMOS管和NMOS管的串接点、输出端接所述第一 D触发器的置位 端，所述第一D触发器的D端接地、时钟输入端接有锁相环输出的第一时
钟、Q端分别与第二D触发器的D端和NMOS管的栅极相连；所述第二 D触发器的时钟输入接有锁相环输出的第一时钟。所述脉冲同步模块还包括第三D触发器和与非门，所述与非门的两个 输入端分别与所述第二 D触发器的Q端、第三D触发器的Q端相连，所 述与非门的输出端与第三D触发器的D端相连，所述第三D触发器的时
钟输入端接有所述锁相环输出的第一时钟。
所述相偏纠正模块根据第一时钟产生定位信号，并将所述同步信号与 定位信号进行相位比较，并在两者存在相位偏差时，对同步信号进行相位 纠正并以基带时钟输出。
所述数据统计模块包括计数器、比较器和基准电路，所述计数器输入 分别接有相偏纠正模块的输出和第一时钟，所述比较器输入分别接有计数 器输出、基准电路输出和第一时钟、输出与可控增益放大器相连。
所述第一时钟是3倍的基带时钟。
所述脉冲超宽带接收机采用CMOS器件实现。
本发明与现有技术对比的有益效果是本发明采用异步触发的脉冲超 宽带接收机，利用简单的数字逻辑电路实现超宽带脉冲的接收，避免了传 统的同步采样接收方法在超宽带信号接收中带来的功耗大、电路复杂、不 易集成等局限，具有电路简单易于集成、功耗低的优点，在超宽带脉冲通 信中尤为适用。本发明可以在正确接收信号的同时大大减少接收电路的功 耗和复杂度，有利于芯片实现。该接收机可以用较小的发射信号能量代价 换取脉冲UWB通信系统能耗的降低，并降低电路的实现难度。
图1是本发明具体实施方式
的脉冲超宽带接收机的原理框图； 图2是本发明具体实施方式
的脉冲超宽带接收机的结构示意图3是本发明具体实施方式
的脉冲同步模块的结构示意图4是本发明具体实施方式
的脉冲同步模块的信号时序示意图5是本发明具体实施方式
的脉冲超宽带接收机的具体电路示意图6是本发明具体实施方式
的锁相环的结构示意图。
具体实施例方式
下面通过具体的实施方式并结合附图对本发明做进一步详细说明。
本发明综合考虑通信理论和电路理论，并结合UWB技术的特点，提 出 一 种新的信号接收机结构——异步触发接收(asynchronous trigger receiving")。如图1所示， 一种脉冲超宽带接收机，包括相互连接的可控增益放大
器1和触发接收器2。所述可控增益放大器1对接收到的射频信号进行放 大并输出给触发接收器2，所述触发接收器2判断放大后的射频信号的能 量是否超过预设值，如果是就进行异步触发、得到高电平(即数据l)，否 则得到低电平(数据0)。
如图2所示，所述触发接收器包括脉冲同步模块、相偏纠正模块和锁 相环(PLL)。所述脉冲同步模块耦合在可控增益放大器与相偏纠正模块之 间，所述锁相环输出第一时钟clk3至脉冲同步模块、相偏纠正模块。所述 脉冲同步器在第一时钟clk3下对放大后的射频信号进行脉冲同步得到同步 信号输出给相偏纠正模块，所述相偏纠正模块在第一时钟clk3下对同步信 号进行相位偏差的纠正，得到了解调出的基带数据RXD。图2中，RFI为 接收机接收到的射频信号。
如图3所示，所述脉冲同步模块包括PMOS管Ml、 NMOS管M2、 第一电容Cd、延时器、第一 D触发器、第二 D触发器。所述PMOS管 Ml的源极接电源，PMOS管Ml的栅极与所述可控增益放大器的输出相连。 所述PMOS管Ml的漏极和NMOS管M2的漏极相连后经第一电容Cd接 地。所述NMOS管M2的源极接地。所述延时器的输入端接所述PMOS 管Ml和NMOS管M2的串接点、输出端接所述第一 D触发器的置位S 端。所述第一 D触发器的D端接地、时钟输入R端接有锁相环输出的第 一时钟clk3、 Q端分别与第二 D触发器的D端和NMOS管M2的栅极相 连。所述第二D触发器的时钟输入R接有锁相环输出的第一时钟clk3。所
述第二 D触发器的5端可做为脉冲同步模块的输出端。
延时器可在脉冲到达时，使第一D触发器Q端延时置位，以便在所述 脉冲到达时能通过所述PMOS管Ml对所述第一电容Cd充电，而在该第 一 D触发器置位完成后，通过所述NMOS管M2对电容放电。延时器可使 D触发器能够被窄脉冲可靠地置位。当窄脉冲到达时通过PMOS管Ml对 第一电容Cd充电，经过一定延时使Ql置位完成后才会通过NMOS管M2 使第一电容Cd放电。
所述第一时钟是3倍的基带时钟。脉冲同步模块工作在3倍频的基带 时钟下，用频率为三倍基带时钟clk的第一时钟clk3进行同步。即用3个 时钟周期处理lbit数据，便于相位偏差纠正，使后级的相偏纠正模块能够区分超前、对准、滞后三种状态。
如图4所示。当PMOS管Ml的栅极in有脉冲输入时，PMOS管Ml 和NMOS管M2对输入进行硬判决，当PMOS管Ml的栅极in为低电平 脉冲时，PMOS管Ml导通，PMOS管Ml的漏极in'的输出为高电平。通 过延时器进行整形和一定的延时后对含有异步复位功能的第一D触发器进 行置位，使Q1的输出为'T，，同时反馈到NMOS管M2的栅极，对第一电 容Cd进行放电。在第一时钟clk3的上升沿到来时对Ql进行"清洗"，使之 变为"0"。第二触发器对Q1的输出进行捕获，传至Q2。
理想情况下，每3个时钟周期(lbit数据)才可能出现一个Q2的高电平。 考虑特殊情况，当脉冲在clk3上升沿附近到达时，有可能会导致Q2在相 邻2个时钟周期内均为高电平。因此，如图3所示，所述脉冲同步模块还 可增设第三D触发器和与非门。当Q2出现上述情况时消去其中的第2个 高电平，只保留l个高电平。所述与非门的两个输入端分别与所述第二D 触发器的Q端、第三D触发器的Q端相连，所述与非门的输出端与第三 D触发器的D端相连，所述第三D触发器的时钟输入R端接有所述锁相
环PLL输出的第一时钟clk3。此时，所述第三D触发器的5端可做为脉冲
同步模块的输出端
所述触发接收器工作在三倍频时钟信号(clk3)下，用三个时钟周期 处理一位数据，以便后级的相位偏差纠正模块能够区分超前、对准、滞后 三种状态。
所述相偏纠正模块根据第一时钟clk3产生定位信号，并将所述同步信 号与定位信号进行相位比较，并在两者存在相位偏差时，对同步信号进行 相位纠正并以基带时钟输出。相偏纠正模块可以纠正收发机之间的时钟相 位偏差，以避免时钟相位偏差造成的接收错误。
相偏纠正模块是纯数字电路。相偏纠正模块会根据第一时钟clk3产生 一个周期等于同步信号的周期Tb、占空比等于1/2的定位信号(其脉宽等于 clk3时钟周期)。相偏纠正模块将同步信号与定位信号进行相位比较，区分 超前、对准、滞后三种状态，调整同步信号的相位，用基带时钟(dk)锁 存输出。当同步信号超前定位信号l个时钟周期时则向前调整，反之则向 后调整。仅当定位信号为高电平时去判断同步信号的当前及前后相邻时钟 周期内的3个数据，并把它们取逻辑或，最后用基带时钟dk锁存输出。这样，小于l/3个Tb的相偏可被该电路纠正。UWB系统一般应用于非高 速移动设备，因此相偏一般较小，绝大多数相偏将被纠正。
如图2所示，所述触发接收器还包括数据统计模块，所述数据统计模 块耦合在相偏纠正模块与可控增益放大器之间，所述数据统计模块还接收 有锁相环输出的第一时钟clk3，所述数据统计模块统计在一定时间周期(例 如连续32个clk3时钟周期内)内相偏纠正模块输出的高电平的数目并与 基准值进行比较后产生相应的增益控制信号，输出至可控增益放大器的增 益控制输入端。如果所记的高电平的数目过少就增加VGA的增益，反之 则减小，直到高电平的数目落入基准值(即对应于高电平和低电平的个数 各占50%)时进入锁定。此时系统传输的平均信息量H(X)最大。
如图5所示，所述数据统计模块包括计数器、比较器和基准电路，所 述计数器输入分别接有相偏纠正模块的输出和第一时钟clk3，所述比较器 输入分别接有计数器输出、基准电路输出和第一时钟clk3、输出与可控增 益放大器相连。 -
所述计数器对一定时间周期(例如连续32个clk3时钟周期内)内相 偏纠正模块输出的高电平的数目进行计数，并将计数结果送到所述比较器。 比较器在第一时钟clk3的控制下，将计数结果与从基准电路输出的基准信 号进行比较，根据比较结果产生相应增益控制信号送往所述可控增益放大 器(VGA)。
如图6所示，所述锁相环PLL包括三分频器，以及依次串接的鉴频鉴 相器(PFD)、电荷泵(CP)和电流饥饿型反相器链压控振荡器(VCO)。 所述电流饥饿型反相器链压控振荡器(VCO)的第一时钟信号clk3输 出端与所述鉴频鉴相器(PFD)的反馈信号输入端相连，该鉴频鉴相器 (PFD)还有一个基带时钟信号(clk)的输入端，该时钟倍频锁相环(PLL) 用所述基带时钟(clk)产生第一时钟信号clk3 (三倍频时钟)。同时，所 述电荷泵(CP)输入端与所述鉴频鉴相器(PFD)的输出端相连，而电荷 泵(CP)输出端与所述电流饥饿型反相器链压控振荡器(VCO)的输入控 制端相连，同时经过一个阻容(RC网络)串接电路接地，以实现环路低 通滤波。
上述触发接收器采用CMOS器件实现。具体而言，由动态和静态CMOS 逻辑电路组成，也是无静态短路电流的，因此其功耗较小。
上述脉冲超宽带接收机可集成在芯片内，芯片内还可集成发射机，实现基带数字信号到UWB脉冲信号之间的映射。锁相环的RC网络也在芯 片外。
本发明的脉冲超宽带接收机实现复杂度较低，不存在难以实现或集成 的特殊器件(如模拟相关接收中用到的高精度模拟延时线)；另一方面，本 发明可以把电路的工作频率降到最低(接收机每接收lbit数据仅需触发器 翻转1次，比数字相关接收降低了Nb倍)，因而降低了接收机处理单位比 特信号的能耗(dissipation energy)Ed。考虑到电磁兼容性，规定UWB信号 的频谱宽度W至少为500MHz，功率谱密度必须足够低以便不干扰其它窄 带系统，因此，本发明的脉冲超宽带接收机的能耗Ed将明显低于数字相 关接收机。与模拟相关相比，本发明的脉冲超宽带接收机具有好的可实现 性和可集成性；与数字相关接收相比，本发明的脉冲超宽带接收机可以用 较小的信号能量Eb代价换取电路能耗Ed的显著降低——接收机釆样率每 降低10倍，Eb开销仅增加约ldB。
上面以第一时钟为3倍的基带时钟为例进行说明。当然第一时钟也可 为4、 5倍的基带时钟。但3倍的基带时钟是一种最简方案，能够较为完备 地对相位进行纠正，所以一般采用3倍的基带时钟。
上面以计数器对连续32个clk3时钟周期内的高电平为例进行说明， 当然也可根据需要相应调整计数器的计数周期。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说 明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术 领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若 干简单推演或替换，都应当视为属于本发明的保护范围。
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权利要求
1. 一种脉冲超宽带接收机，其特征在于包括相互连接的可控增益放大器和触发接收器，所述可控增益放大器对接收到的射频信号进行放大并输出给触发接收器，所述触发接收器判断放大后的射频信号的能量是否超过预设值，如果是就进行异步触发、得到高电平，否则得到低电平。
2. 根据权利要求1所述的脉冲超宽带接收机，其特征在于所述触发接收 器包括脉冲同步模块、相偏纠正模块和锁相环，所述脉冲同步模块耦合在 可控增益放大器与相偏纠正模块之间，所述锁相环输出第一时钟至脉冲同 步模块、相偏纠正模块，所述脉冲同步器在第一时钟下对放大后的射频信 号进行脉冲同步得到同步信号输出给相偏纠正模块，所述相偏纠正模块在 第一时钟下对同步信号进行相位偏差的纠正。
3. 根据权利要求2所述的脉冲超宽带接收机，其特征在于还包括数据统 计模块，所述数据统计模块耦合在相偏纠正模块与可控增益放大器之间， 所述数据统计模块还接收有锁相环输出的第一时钟，所述数据统计模块统 计在一定时间周期内相偏纠正模块输出的高电平的数目并与基准值进行 比较后产生相应的增益控制信号，输出至可控增益放大器的增益控制输入^山顺。
4. 根据权利要求3所述的脉冲超宽带接收机，其特征在于所述脉冲同步模块包括PMOS管(Ml)、 NMOS管(M2)、第一电容(Cd)、延时器、 第一D触发器、第二D触发器，所述PMOS管(Ml)的源极接电源，栅 极与所述可控增益放大器的输出相连，所述PMOS管(M1 )的漏极和NMOS 管(M2)的漏极相连后经第一电容(Cd)接地，所述NMOS管(M2)的 源极接地；所述延时器的输入端接所述PMOS管(Ml)和NMOS管(M2) 的串接点、输出端接所述第一D触发器的置位(S)端，所述第一D触发 器的D端接地、时钟输入(R)端接有锁相环输出的第一时钟、Q端分别 与第二 D触发器的D端和NMOS管(M2)的栅极相连；所述第二 D触发 器的时钟输入(R)接有锁相环输出的第一时钟。
5. 根据权利要求4所述的脉冲超宽带接收机，其特征在于所述脉冲同步 模块还包括第三D触发器和与非门，所述与非门的两个输入端分别与所述 第二D触发器的Q端、第三D触发器的Q端相连，所述与非门的输出端 与第三D触发器的D端相连，所述第三D触发器的时钟输入(R)端接有所述锁相环(PLL)输出的第一时钟。
6. 根据权利要求5所述的脉冲超宽带接收机，其特征在于所述相偏纠正模块根据第一时钟产生定位信号，并将所述同步信号与定位信号进行相位 比较，并在两者存在相位偏差时，对同步信号进行相位纠正并以基带时钟 输出。
7. 根据权利要求6所述的脉冲超宽带接收机，其特征在于所述数据统计模块包括计数器、比较器和基准电路，所述计数器输入分别接有相偏纠正 模块的输出和第一时钟，所述比较器输入分别接有计数器输出、基准电路 输出和第一时钟、输出与可控增益放大器相连。
8. 根据权利要求2-7任一所述的脉冲超宽带接收机，其特征在于所述第 一时钟是3倍的基带时钟。
9. 根据权利要求l-7任一所述的脉冲超宽带接收机，其特征在于所述脉冲超宽带接收机采用CMOS器件实现。
全文摘要
本发明公开了一种脉冲超宽带接收机，包括相互连接的可控增益放大器和触发接收器，所述可控增益放大器对接收到的射频信号进行放大并输出给触发接收器，所述触发接收器判断放大后的射频信号的能量是否超过预设值，如果是就进行异步触发、得到高电平，否则得到低电平。本发明利用简单的数字逻辑电路实现超宽带脉冲的接收，避免了传统的同步采样接收方法在超宽带信号接收中带来的功耗大、电路复杂、不易集成等局限，具有电路简单易于集成实现、功耗低的优点，在超宽带脉冲通信中尤为适用。本发明可以在正确接收信号的同时大大减少接收电路的功耗和复杂度，有利于芯片实现。
文档编号H04B1/16GK101425810SQ20081021823
公开日2009年5月6日 申请日期2008年12月5日 优先权日2008年12月5日
发明者俞小毛, 勇 江, 胡松华 申请人:清华大学深圳研究生院