专利名称：Rru网络中hdlc数据下行、上行的方法及通迅装置的利记博彩app
RRU网络中HDLC数据下行、上行的方法及通讯装置方法
技术领域：
本发明涉及通讯技术领域，尤其涉及远端射频单元(RRU)网络中高级数 据链路控制(HDLC)数据下行、上行的方法及通讯装置。背景技术：
高级数据链路控制(HDLC)是通讯领域的一种传输协议。在远端射频单元 (RRU)网络系统中，HDLC数据传输不再是简单的点对点模式，需要根据网 络拓朴结构和RRU地址信息进行HDLC帧的复接和分接。如图1所示，目前 一种采用链型组网模式的RRU网络系统中，对HDLC帧的复接和分接方式为 对于下行HDLC链路，RRU0首先从光口 0接收下行HDLC数据并对其进令接收模块，同时对非本级HDLC数据编码后通过光口 1发送至RRU1，从而 完成HDLC帧的分接；对于上行HDLC链路，RRU 0从光口 1接收后级RRU送来的HDLC数据 并对其进行译码，然后将其和本级产生的上行HDLC数据进行时分复用，对数 据进行编码后通过光口 0发送至基带资源池(BBU )，从而完成HDLC帧的复接。在上述系统中，由于HDLC芯片本身不能识别地址， 一般由CPU来进行分 接和复接，如此占用较多的CPU资源，而在RRU系统中，HDLC链路速率为 480 ~ 1920千比特/秒， 一般的CPU无法完成这样的高速处理， 一般需要采用 高速的CPU,成本4艮高。其次，由于本级和非本级的数据都是由CPU统一处理，只要一级的CPU 故障，将导致传输中断。再次，芯片内数据存储器容量有限，通常只有不多字节的先进先出存储器 (FIFO)可用，当需要扩大数据緩存的容量时，只能对ASIC芯片再外接存储 器或其它电路，不但提高成本，而且增加系统的复杂度。
发明内容本发明的发明目的是提供RRU网络中HDLC数据下行、上行的方法及通讯
装置，以达到降低成本、提高数据通讯稳定性的目的。为达到上述发明目的，本发明提出以下的抹术方案 一种RRU网络中HDLC数据下行的方法，包括FPGA接收数据帧，判断所述数据帧含有有效数据后，根据所述数据帧的地 址信息检测该数据帧是本级数据或是后级数据；如果是本级数据，则进行译码和CRC校验，并存入緩存单元，通知CPU 读取緩存单元中的本级数据；如果是后级数据，则发送至后级RRU。其中，所述检测过程具体为对所述接收的数据帧进行译码，提取该数据帧的地址信息并与本级RRU的 地址进行比较，如果地址一致则该数据帧是本级数据，否则是后级数据。 其中，所述检测为本级数据之后，具体包括 对本级数据进行地址检测过程的时延补偿；对时延补偿后的数据进行串/并转换、CRC检验、插入设定的帧头和帧尾， 存入緩存单元；发送中断信号通知CPU读取所述緩存单元的数据。其中，在所述插入帧头和帧尾的过程中，如果所述数据中的序列与插入的 帧头或帧尾中含有的序列相同，则在该数据的序列后插入识别序列；CPU响应中断读取上述数据时，将插入的识别序列删除。其中，所述发送中断信号的条件为当所述緩存单元中存储的数据个数大于设定的门限值时，发送中断信号， CPU响应中断后读取数据；或，当距离上次中断的时间大于设定的门限值时，发送中断信号，CPU响应中 断后读取数据。其中，所述检测为后级数据，发送至后级RRU的具体过程包括 对后级数据进行译码和地址检测过程的时延补偿，当检测为后级数据时发 送至后级RRU，否则发送序列发生器生成的标志序列至后级RRU。 一种RRU网络中HDLC数据上行的方法，包括 FPGA产生写允许信号，CPU查询该信号有效后向所述FPGA的第 一緩存 单元写入数据帧，FPGA进行CRC检验、并/串转换、编码，存入第二緩存单元； 接收后级RRU发生的数据帧进行净荷提取，存入第三緩存单元； 序列产生器生成数据帧的标志序列；通过上行链路发送所述第二緩存单元的本级数据、第三緩存单元的后级数 据或序列产生器的标志序列。其中，所述写入数据帧的具体过程为所述第一緩存单元和第二緩存单元的容量根据数据帧的最大长度设计， CPU —次性将数据帧写入第一緩存单元。 其中，所述发送的具体过程为发送所述第三缓存单元的后级数据之后，发送第二緩存单元的本级数据， 当第二緩存单元和第三缓存单元无数据时，发送序列产生器的标志序列。一种RRU网络中HDLC数据下行的通讯装置，该装置采用FPGA进行设 计，包括地址4企测单元，用于将接收的数据帧的地址信息与本级RRU的地址进行比 较，检测该数据帧是本级数据或是后级数据；本级数据下行单元，用于对本级数据进行译码和CRC校验，并存入緩存单 元，通知CPU读取緩存单元中的本级数据；后级数据下行单元，用于将后级数据发送至后级RRU。其中，所述本级数据下行单元包括译码单元，用于对本级数据进行译码；本级时延单元，用于对译码后的本级数据进行地址检测过程的时延补偿； 打包单元，用于对对时延补偿后的数据进行串/并转换、CRC检验、插入设 定的帧头和帧尾；緩存单元，用于存储所述打包单元发送的数据；中断单元，用于向CPU发送中断信号，通知CPU读取所述緩存单元的数据。其中，所述中断单元发送中断信号的条件为
当所述緩存单元中存储的数据个数大于设定的门限值时，向CPU发送中断 信号；或，当距离上次中断的时间大于设定的门限值时，向CPU发送中断信号。 其中，所述后级数据下行单元包括后级时延单元，用于对后级数据进行译码和地址检测过程的时延补偿，并 发送到多路选择器；序列发生器，用于生成标志序列；多路选择器，用于当所述地址检测单元检测当前数据为后级数据时，将进 行时延补偿后的后级数据发送到下级RRU，否则发送所迷序列发生器生成的标 志序列。一种RRU网络中HDLC数据上行的通讯装置，该装置采用FPGA进行设 计，包括本级数据上行单元，用于产生写允许信号，存入CPU查询该信号有效后发 送的数据帧，进行CRC4企验、并/串转换、编码，并緩存；后级数据上行单元，用于接收后级RRU发生的数据帧进行净荷提取，并緩存；序列产生器，用于生成数据帧的标志序列；上行多路选择器，用于通过上行链路发送所述第二緩存单元的本级数据、 第三緩存单元的后级数据或序列产生器的标志序列。其中，所述本级数据上行单元包括第一緩存单元和第二緩存单元，所述第 一緩存单元和第二緩存单元的容量根据数据帧的最大长度设计，CPU —次性将 数据帧写入第一緩存单元，进行CRC检验、并/串转换、编码后的数据存入第 二緩存单元中。其中，所述上行多路选择器发送所述第三緩存单元的后级数据之后，发送 第二緩存单元的本级数据，当第二緩存单元和第三緩存单元无数据时，发送序 列产生器的标志序列。从以上技术方案可以看出，在本发明技术方案中，由于采用了可识别地址 的FPGA,且对上行或下行的本级数据和非本级数据是分开处理的， 一方面，FPGA进行数据分接和复接的处理，大大减少了 CPU的工作量，从而可以采用 低速的CPU，降低了成本。另一方面，由于本级数据和后级数据是分开处理的， 并且不经过CPU，即使本级CPU出现了问题，也不会影响到后级数据的传输， 提高了数据传输的稳定性。此外，FPGA还可以根据数据帧的最大长度来设计 其容量，便于扩大数据緩存的容量。
图1为现有技术中采用链型组网模式的RRU网络系统的结构框图；图2为本发明RRU网络中HDLC数据下行的方法的流程图；图3为本发明RRU网络中HDLC数据上行的方法的流程图；图4为本发明RRU网络中HDLC数据下行的通讯装置的结构框图；图5为本发明RRU网络中HDLC数据上行的通讯装置的结构框图。
具体实施方式下面结合具体实施例对本发明的技术方案进行详细描述。为达到降低成本、提高传输稳定性的目的，本发明的基本思路是,采用FPGA 代替CPU进行传输数据的分接和复接，减轻CPU的负担，因此只需采用低速 的CPU即可；此外，还将本级数据和非本级数据分开进行处理，对于非本级数 据CPU不需要处理，而是直接发送到下一级，即使本级的CPU出现故障，也 不会影响非本级数据的传输。本发明提供一种RRU网络中HDLC数据下行的方法，如图2所示，包括步骤S201、 FPGA接收数据帧，判断所述数据帧含有有效数据后，根据所 述数据帧的地址信息检测该数据帧是本级数据或是后级数椐。步骤S202、如果是本级数据，则进行译码和CRC校验，并存入緩存单元， 通知CPU读取緩存单元中的本级数据。步骤S203、如果是后级数据，则发送至后级RRU。其工作过程和原理是，对于下行链路，FPGA接收从BBU或前一级RRU 发送过来的数据，在判断该数据含有有效数据后，提取到该数据帧的地址信息后，将该地址信息与本级RRU地址进行比较，检测是否为本级数据；如果是本 级数据，则进^^码和CRC校验，并存入緩存单元，通知CPU读取緩存单元 中的本级数据，否则直接发送至后级RRU 。对于RRU网络系统中的HDLC数据通信，本发明提出的解决方案具有成本 低、稳定性高等优点。本发明提出的方案中，CPU只需要读取本级HDLC数据， 不但极大地降低了 CPU外部总线接口的数据流量，而且可以减小由于数据緩存 和拷贝所消耗的处理器资源。以一个包含8个RRU的链型网系统为例，对单个 RRU来说，本级HDLC数据量只占.HDLC链路数据流量的1/6 ~ 1/8。这也意 味着无须采用高速CPU来处理HDLC数据，从而降低CPU成本。釆用FPGA替代CPU完成HDLC帧的复接和分接工作还能够降低对RRU 级联通信的影响，即使某一级RRU的CPU出现故障，也不会影响后级RRU 的数据传输，从而提高整个网络系统的稳定性。在RRU网络系统中，各级RRU 的HDLC数据采用时分复用的方式共享HDLC链路。此外，随着微电子设计技术与工艺的发展，单片FPGA所含的逻辑门和片 内存储器的容量越做越大，百万门级的可编程逻辑芯片已成为寻常产品，因此 FPGA片内存储器可以完成多路HDLC数据的緩存，而无须外接存储器或其它 电路。对于步骤S201，所述检测过程具体为对所述接收的数据帧进行译码，提 取该数据帧的地址信息并与本级RRU的地址进行比较，如果地址一致则该数据 帧是本级数据，否则是后级数据。为保证数据传输的正确性，在本发明的技术方案中，还对数据处理的过程 进行时延补偿。对于步骤S202，在所述检测为'本级数据之后，具体包括对本 级数据进行地址检测过程的时延补偿；对时延补偿后的数据进行串/并转换、 CRC检验、插入设定的帧头和帧尾，存入緩存单元；发送中断信号通知CPU 读取所述緩存单元的数据。对于步骤S203，所述检测为后级数据，发送至后级RRU的具体过程包括 对后级数据进行译码和地址检测过程的时延补偿，当检测为后级数据时发送至 后级RRU，否则发送序列发生器生成的标志序列至后级RRU。
在所述插入帧头和帧尾的过程中，如果所述数据中的序列与插入的帧头或帧尾中含有的序列相同，则在该数据的序列后插入识别序列；CPU响应中断读 取上述数据时，将插入的识别序列删除。 '例如，帧头和帧尾分别设为"0x4142 0x4344"和"0x4142 0x4345",当 然也可以设定其他的形式，然后对时延补偿后的数据进行串/并转换和CRC校 验。在打包过程中，为了避免CPU将hdlc有效数据误判为帧头或帧尾，如果 hdlc有效数据中出现0x4142，那么就在其后插入识别序列0x0，显然该识别序 列也可以设定为其他形式。CPU响应中断后从緩存单元中读取数据，并根据帧 头和帧尾进行HDLC帧的定位。当^r测到HDLC帧数据中出现序列"0x4142 0x0"时删除0x4142后面的0x0，以恢复原始HDLC有效数据。作为本发明的进一步改进，在各实施例中，所述FPGA向CPU发送中断信 号的条件可以有两个当所述緩存单元中存储的数据个数大于设定的门限值时，发送中断信号， CPU响应中断后读取数据；或，当距离上次中断的时间大于设定的门限值时，发送中断信号，CPU响应中 断后读取数据。当任一条件满足时，FPGA即可产生CPU中断，这样可以在满足HDLC数 据实时性的前提下减少中断次数，降低CPU响应中断时的开销。当然，也可以 以其他的方式实现中断，比如设定一固定的中断时间，当中断时间到达时进行 中断。本发明还提供一种RRU网络中HDLC数据上行的方法，如图3所示，包括 步骤S301、 FPGA产生写允许信号，CPU查询该信号有效后向所述FPGA 的第一緩存单元写入数据帧，FPGA进行CRC检验、并/串转换、编码，存入第二緩存单元。步骤S302、接收后级RRU发生的数据帧进行净荷提取，存入第三缓存单元。步骤S303、序列产生器生成数据帧的标志序列。
步骤S304、通过上行链路发送所述第二緩存单元的本级数据、第三缓存单 元的后级数据或序列产生器的标志序列。其工作过程和原理是，对于本级数据，FPGA产生CPU写允许信号 cpu—write_grant,当CPU发送HDLC数据之前首先查询cpu—write—grant信号， 如果该信号有效，CPU向FPGA连续写入一个完整的HDLC帧，否则等待一定 时间后继续查询，直到信号有效为止。写允许信号cpu一write一grant的产生原则 是当第一緩存单元和第二緩存单元中均无数扭时，将qDu一write一grant置为有 效状态，否则置为无效状态。当CPU写完一帧数据之后，FPGA从第一緩存单 元中读取数据并进;f亍CRC校^r、并/串转换和HDLC编码，然后将编码后的 HDLC数据写入第二緩存单元。其中，所迷第一緩存单元和第二緩存单元的容 量根据数据帧的最大长度设计，CPU可以一次性将数据帧写入第一緩存单元。对于后级RRU产生的上行数据，首先提取HDLC净荷，然后将其存入第三 緩存单元。才艮据HDLC协议，当无数据传输时，也需要发送空闲码，序列产生器生成 HDLC帧的标志序列0 1111110。上述三种数据都发送到多路选择器，多路选择器通过上行链路发送所述第 二緩存单元的本级数据、第三緩存单元的后级数据或序列产生器的标志序列。对于RRU网络系统中的HDLC数据通信，本发明提出的解决方案具有成本 低、稳定性高等优点。本发明提出的方案中，CPU只需要读取本级HDLC数据， 不但极大地降低了 CPU外部总线接口的数据流量，而且可以减小由于数据緩存 和拷贝所消耗的处理器资源。以一个包含8个RRU的链型网系统为例，对单个 RRU来说，本级HDLC数据量只占HDLC链路数据流量的1/6 ~ 1/8。这也意 味着无须采用高速CPU来处理HDLC数据，从而降低CPU成本。采用FPGA替代CPU完成HDLC帧的复接和分接工作还能够降低对RRU 级联通信的影响，即使某一级RRU的CPU出现故障，也不会影响后级RRU 的数据传输，从而提高整个网络系统的稳定性。在RRU网络系统中，各级RRU 的HDLC数据釆用时分复用的方式共享HDLC链路。此外，随着微电子设计技术与工艺的发展，单片FPGA所含的逻辑门和片 内存储器的容量越做越大，百万门级的可编程逻辑芯片已成为寻常产品，因此FPGA片内存储器可以完成多路HDLC数据的緩存，而无须外接存储器或其它 电路。在优选的实施例中，多路选择器的数据选取原则是优先选取第三緩存单 元中的数据，其次选择第二緩存单元中的数据，当这两个緩存单元中均无数据 时，选择序列产生器的数据。根据RRU网络中HDLC数据下行的方法的工作过程和原理，本发明还提供 一种RRU网络中HDLC数据下行的通讯装置，该装置采用FPGA进行设计， 如图4所示，该通讯装置包括地址;险测单元403,用于将接收的数据帧的地址信息与本级RRU的地址进 行比较，检测该数据帧是本级数据或是后级数据；本级数据下行单元，用于对本级数据进行译码和CRC校验，并存入緩存单 元，通知CPU读取緩存单元中的本级数据；后级数据下行单元，用于将后级数据发送至后级RRU。在较优的实施例中，所述本级数据下行单元包括译码单元402，用于对本 级数据进行译码；本级时延单元404，用于对译码后的本级数椐进行地址检测 过程的时延补偿；打包单元405，用于对对时延补偿后的数据进行串/并转换、 CRC检验、插入设定的帧头和帧尾；緩存单元406,用于存储所述打包单元405 发送的数据；中断单元407，用于向CPU发送中断信号，通知CPU读取所述 緩存单元406的数据。在优选的实施例中，所述中断单元407发送中断信号的条件为当所述緩 存单元406中存储的数据个数大于设定的门卩艮值时，向CPU发送中断信号；或，当距离上次中断的时间大于设定的门限值时，向CPU发送中断信号。在较优的实施例中，所述后级下行单元包括后级时延单元408,用于对后 级数据进行译码和地址检测过程的时延补偿，并发送到多路选择器410;序列 发生器409，用于生成标志序列；多路选择器410，用于当所述地址检测单元检 测当前数据为后级数据时，将进行时延补偿后的后级数据发送到下级RRU,否
则发送所述序列发生器410生成的标志序列。在优选实施例中，其具体的工作过程是，标志检测单元401根据HDLC协议的标志码"O 111111 0"对输入的下行HDLC信号dl—hdlcjink进行检测，生成HDLC数据指示信号payload—flag,当payloacLflag为高电平时，标志检测单元401的输出数据hdlc—data为HDLC净荷。译码单元402对HDLC净荷进行译码后得到decodejidlc信号。地址检测单元403从decode—hdlc信号中提取HDLC帧的地址信息并和本级RRU的地址进行比较，判断是否为本级HDLC数据并产生指示信号local—hdlc_flag。当local—hdlc—flag为'1，时，表示当前帧为本级HDLC数据，否则为非本级HDLC婆史据。对于本级HDLC数据，本级时延单元404根据地址检测单元403的处理时延 对decode—hdlc信号进行延迟得到信号decode—hdlc—delay。打包单元405根据 指示信号localJidlc—flag对信号decodeJidlc—delay进行串/并转换、CRC4交验、 插入帧头帧尾，并将打包后的数据写入緩存单元406中。其中，帧头和帧尾分别 为"0x4142 0x4344"和"0x4142 0x4345"， HDLC有效数据是对信号 decodeJidlc—delay进行串/并转换和CRC校验之后得到的数据。在打包过程中， 为了避免CPU将hdlc有效数据误判为帧头或帧尾，如果hdlc有效数据中出现 0x4142，那么就在其后插入OxO。FPGA以中断的方式通知CPU读取緩存单元406中的数据。设置两个中断产 生条件(a)緩存单元406中存储的数据个数大于事先设定的门限；(b)緩存单元 406中有数据，数据个数未达到事先设定的门限，但距离上次中断的时间超过事 先设定的定时门限。当任一条件满足时中断单元407即可产生CPU中断，这样可 以在满足HDLC数据实时性的前提下减少中断次数，降低CPU响应中断时的开 销。CPU响应中断后从緩存单元406中读取数据，并根据帧头和帧尾进行HDLC帧的定位。当检测到HDLC帧数据中出现序列"0x4142 0x0"时删除0x4142后 面的OxO，以恢复原始HDLC有效数据。对于非本级HDLC数据，后级时延单元408根据译码单元402和地址检测单 元403的总处理时延对hdlc—data信号进行延迟得到信号hdlc—data_delay。序列 产生器409生成HDLC帧的标志序列"0 111111 0"。当指示信号 1ocalJidlc—flag为'0，时，多路选择器410将hdlc—data—delay信号发送至后级 RRU，否则发送HDLC帧的标志序列"O 111111 0"。根据RRU网络中HDLC数据上行的方法的工作过程和原理，本发明还提供 一种RRU网络中HDLC数据上行的通讯装置，该装置采用FPGA进行设计， 如图5所示，该通讯装置包括本级数据上行单元，用于产生写允许信号，存入CPU查询该信号有效后发 送的数据帧，进行CRC检验、并/串转换、编码，并緩存；后级数据上行单元，用于接收后级RRU发生的数据帧进行净荷提取，并緩存；序列产生器507，用于生成教:据帧的标志序列；上行多路选择器，用于通过上行链路发送所述第二緩存单元的本级数据、 第三緩存单元的后级数据或序列产生器的标志序列。在较优的实施例中，所述本级数据上行单元包括第一緩存单元502和第二 緩存单元504,所述第一緩存单元502和第二緩存单元504的容量根据数据帧 的最大长度设计，CPU —次性将数据帧写入第一緩存单元502,由封装单元503 进行CRC检验、并/串转换、编码后的数据存入第二緩存单元504中。在较优的实施例中，所述上行多路选择器发送所述第三緩存单元506的后 级数据之后，发送第二緩存单元的本级数据，当第二緩存单元504和第三緩存 单元506无数据时，发送序列产生器507的标志序列。在优选实施例中，其具体的工作过程是，对于上行HDLC链路，流量控制单元501产生CPU写允许信号cpu—write_grant,当CPU发送HDLC数据之 前首先查询卬u—write—grant信号，如果该信号有效，CPU向FPGA的第一緩存单元502连续写入一个完整的HDLC帧，否则等;f寺一定时间后继续查询，直 到信号有效为止。写允许信号cpu一write一grant的产生原则是当第一緩存单元 502和第二緩存单元504中均无数据时，将cpu—write—grant置为有效状态，否 则置为无效状态。当CPU写完一帧数据之后，封装单元503从第一緩存单元 502中读取数据并进行CRC校验、并/串转换和HDLC编码，然后将编码后的 HDLC数据写入第二緩存单元504。对于后级RRU产生的上行HDLC信号ul_hdlc—link，净荷提取单元505从 ul—hdlcjink中提取HDLC净荷，并将其存入第三緩存单元506。序列产生器 507生成HDLC帧的标志序列"O 111111 0"。上行多路选择器508从第二緩存单元502 、第三緩存单元506和序列产生 器507三者中选取合适的数据源读取信号，并将其通过上行HDLC链路送往 BBU,完成HDLC帧的复接。上行多路选择器508的数据选取原则是优先选 取第三緩存单元506中的数据，其次选择第二緩存单元502中的数据，当这两 个緩存单元中均无数据时，选择序列产生器507的数据。由于本级数据上行的 产生是可以控制的，而后一级发送过来的数据不能控制，而且后级的往往比较 多，因此优先发送后级的数据。以上所述实施例仫束达了本发明的几种实施方式，其描述较为具体和详细， 但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域 的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和 改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附 权利要求为准。
权利要求
1、 一种RRU网络中HDLC数据下行的方法，其特征在于，包括 FPGA接收数据帧，判断所述数据帧含有有效数据后，根据所述数据帧的地址信息检测该数据帧是本级数据或是后级数据；如果是本级数据，则进行译码和CRC校验，并存入緩存单元，通知CPU 读取緩存单元中的本级数据；如果是后级数据，则发送至后级RRU。
2、 根据权利要求1所述的RRU网络中HDLC数据下行的方法，其特征在 于，所述4企测过程具体为对所述接收的数据帧进^^码，提取该数据帧的地址信息并与本级RRU的 地址进行比较，如果地址一致则该数据帧是本级数据，否则是后级数据。
3、 根据权利要求2所述的RRU网络中HDLC数据下行的方法，其特征在 于，所述4企测为本级数据之后，具体包括对本级数据进行地址检测过程的时延补偿；对时延补偿后的数据进行串/并转换、CRC枱N睑、插入设定的帧头和帧尾， 存入緩存单元；发送中断信号通知CPU读取所述緩存单元的数据。
4、 根据权利要求3所述的RRU网络中HDLC数据下行的方法，其特征在于在所述插入帧头和帧尾的过程中，如果所述数据中的序列与插入的帧头或 帧尾中含有的序列相同，则在该数据的序列后插入识别序列； CPU响应中断读取上述数据时，将插入的识别序列删除。
5、 根据权利要求3所述的RRU网络中HDLC数据下行的方法，其特征在 于，所述发送中断信号的条件为当所述緩存单元中存储的数据个数大于设定的门限值时，发送中断信号， CPU响应中断后读取数据；或，当距离上次中断的时间大于设定的门限值时，发送中断信号，CPU响应中 断后读取数据。
6、 根据权利要求2所述的RRU网络中HDLC数据下行的方法，其特征在于，所述检测为后级数据，发送至后级RRU的具体过程包括对后级数据进行译码和地址检测过程的时延补偿，当检测为后级数据时发 送至后级RRU，否则发送序列发生器生成的标志序列至后级RRU。
7、 一种RRU网络中HDLC数据上行的方法，其特征在于，包括 FPGA产生写允许信号，CPU查询该信号有效后向所述FPGA的第一緩存单元写入数据帧，FPGA进行CRC4企验、并/串转换、编码，存入第二緩存单元； 接收后级RRU发生的数据帧进行净荷提取，存入第三緩存单元； 序列产生器生成数据帧的标志序列；通过上行链路发送所述第二緩存单元的本级数据、第三緩存单元的后级数 据或序列产生器的标志序列。
8、 根据权利要求7所述的RRU网络中HDLC数据上行的方法，其特征在 于，所述写入数据帧的具体过程为所述第一緩存单元和第二緩存单元的容量根据数据帧的最大长度设计， CPU —次性将数据帧写入第一緩存单元。
9、 根据权利要求7所述的RRU网络中HDLC数据上行的方法，其特征在 于，所述发送的具体过程为发送所述第三緩存单元的后级数据之后，发送第二緩存单元的本级数据， 当第二緩存单元和第三緩存单元无数据时，发送序列产生器的标志序列。
10、 一种RRU网络中HDLC数据下行的通讯装置，其特征在于，该装置 采用FPGA进行设计，包括地址检测单元，用于将接收的数据帧的地址信息与本级RRU的地址进行比 较，检测该数据帧是本级数据或是后级数据；本级数据下行单元，用于对本级数据进^^码和CRC校验，并存入緩存单 元，通知CPU读取緩存单元中的本级数据；. .后级数据下行单元，用于将后级数据发送至后级RRU。
11、 根据权利要求10所述的RRU网络中HDLC数据下行的通讯装置，其 特征在于，所述本级数据下行单元包括译码单元，用于对本级数据进行译码；本级时延单元，用于对译码后的本级数据进行地址检测过程的时延补偿； 打包单元，用于对对时延补偿后的数据进行串/并转换、CRC检验、插入设 定的帧头和帧尾；緩存单元，用于存储所述打包单元发送的数据；中断单元，用于向CPU发送中断信号，通知CPU读取所述緩存单元的数据。
12、 根据权利要求10所述的RRU网络中HDLC数据下行的通讯装置，其 特征在于，所述中断单元发送中断信号的条件为当所述緩存单元中存储的数据个数大于设定的门限值时，向CPU发送中断 信号；或，当距离上次中断的时间大于设定的门限值时，向CPU发送中断信号。
13、 根据权利要求10所述的RRU网络一 HDLC数据下行的通讯装置，其 特征在于，所述后级数据下行单元包括后级时延单元，用于对后级数据进行译码和地址检测过程的时延补偿，并 发送到多路选择器；序列发生器，用于生成标志序列；多路选择器，用于当所述地址检测单元检测当前数据为后级数据时，将进 行时延补偿后的后级数据发送到下级RRU,否则发送所述序列发生器生成的标 志序列。
14、 一种RRU网络中HDLC数据上行的通讯装置，其特征在于，该装置 采用FPGA进行设计，包括本级数据上行单元，用于产生写允许信号，存入CPU查询该信号有效后发 送的数据帧，进行CRC4企-睑、并/串转换、编码，并緩存；后级数据上行单元，用于接收后级RRU发生的数据帧进行净荷提取，并緩存；序列产生器，用于生成教:据帧的标志序列；上行多路选择器，用于通过上行链路发送所述第二緩存单元的本级数据、 第三緩存单元的后级数据或序列产生器的标志序列。
15、 根据权利要求14所述的RRU网络中'HDLC数据上行的通讯装置，其 特征在于所述本级数据上行单元包括第 一緩存单元和第二緩存单元，所述第 一緩存 单元和第二緩存单元的容量才艮据数据帧的最大长度设计，CPU —次性将数据帧 写入第一緩存单元，进行CRC检验、并/串转换、编码后的数据存入第二緩存 单元中。
16、 根据权利要求15所述的RRU网络中HDLC数据上行的通讯装置，其 特征在于所述上行多路选择器发送所述第三緩存单元的后级数据之后，发送第二緩 存单元的本级数据，当第二緩存单元和第三緩存单元无数据时，发送序列产生 器的标志序列。
全文摘要
本发明公开了一种RRU网络中HDLC数据下行、上行的方法及通讯装置，所述数据下行的方法包括FPGA接收数据帧，判断所述数据帧含有有效数据后，根据所述数据帧的地址信息检测该数据帧是本级数据或是后级数据；如果是本级数据，则进行译码和CRC校验，并存入缓存单元，通知CPU读取缓存单元中的本级数据；如果是后级数据，则发送至后级RRU。本发明还提供了数据上行的方法以及数据下行、上行的通讯装置。本发明采用了FPGA，且对上行或下行的本级数据和非本级数据是分开处理的，减少了CPU的工作量，可以采用低速的CPU，降低了成本，且即使本级CPU出现了问题，也不会影响到后级数据的传输，提高了数据传输的稳定性。
文档编号H04L29/06GK101146102SQ200710123938
公开日2008年3月19日 申请日期2007年10月16日 优先权日2007年10月16日
发明者张明生, 璟 谌 申请人:深圳国人通信有限公司