专利名称：一种au/vc并行接口处理装置的利记博彩app
技术领域：
本发明涉及通信领域，尤其是涉及一种适用于光同步数字传输系统(简称SDH/SONET)的AU/VC并行接口处理装置。
背景技术：
同步数字传输系统一般由传输设备和网络节点两种基本设备组成，对于光同步数字传输系统(SDH)而言，传输设备就是光缆系统，网络节点则比较复杂，包含终结设备(TM)、交叉连接设备(DXC)、复用设备(ADM)等。在同一个SDH设备机架中，经常需要通过连接背板来处理来自远端的数据，该数据通过线侧接收方向处理后，经DROP侧送到背板进行交叉，然后又通过背板送回ADD侧，接着经ADD侧处理后将数据送往线侧发送方向，最后发送至远端。
然而，数据处理芯片和背板芯片之间的接口大都是AU/VC并行接口，在数据交换的过程中，都是以SDH的数据单位(即AU4)进行，一个AU4需要8条数据线，1条帧头指示线，1条用于指示C1\J1位置的C1J1指示线，1条用于指示净荷位置的PL指示线，因此，一共需要11条信号线。再加上接口包括输入、输出两个方向，总共22条信号线。由于现有技术中数据处理芯片直接通过AU/VC并行接口而连接至背板芯片，所以22条信号线就意味着需要占用22个芯片管脚；然而，每个芯片的管脚都是相当有限且非常宝贵的，由于AU/VC并行接口需要占用高达22个芯片管脚，从而使得其他接口可用的芯片管脚数目大大减少，由此增加了芯片设计的复杂性。
发明内容
本发明所要解决的技术问题是提供一种AU/VC并行接口处理装置，采用本发明能够大大减少AU/VC并行接口所需占用芯片的管脚数目，使得芯片设计更为容易实现。
为了解决上述技术问题，本发明提供了一种AU/VC并行接口处理装置，包括ADD侧接口模块和DROP接口模块，其中所述ADD侧接口模块设置有时钟端、2位格式数据输入端、ADD侧帧头指示信号输入端、C1J1/PL指示信号输入端、8位格式数据输出端、ADD侧帧头指示信号输出端、C1J1指示信号输出端和PL指示信号输出端，所述ADD侧接口模块经配置后可将2位格式输入数据流转换为8位格式输出数据流，将ADD侧帧头指示输入信号转换为ADD侧帧头指示输出信号，将C1J1/PL指示输入信号转换为C1J1指示输出信号和PL指示输出信号；所述DROP侧接口模块设置有时钟端、8位格式数据输入端、C1J1指示信号输入端、PL指示信号输入端、2位格式数据输出端、DROP侧帧头指示信号输出端、C1J1/PL指示信号输出端，所述DROP侧接口模块经配置后可将8位格式输入数据流转换为2位格式输出数据流，根据C1J1指示输入信号和PL指示输入信号生成DROP侧帧头指示输出信号，以及将C1J1指示输入信号和PL指示输入信号复用为C1J1/PL指示输出信号。
进一步地，上述AU/VC并行接口处理装置可具有以下特点所述ADD侧接口模块还设置有ADD侧数据次序控制端，所述DROP侧接口模块还设置有DROP侧数据次序控制端，所述ADD侧接口模块和DROP侧接口模块的时钟端均输入频率为78MHz的时钟信号。
进一步地，上述AU/VC并行接口处理装置可具有以下特点所述ADD侧接口模块由ADD侧选择信号生成单元、移位延迟单元和ADD侧输出单元组成，其中所述ADD侧选择信号生成单元用于根据所述ADD侧帧头指示输入信号来生成ADD侧选择信号且将其发送至所述ADD侧输出单元；所述移位延迟单元用于根据ADD侧数据次序控制信号将所述2位格式输入数据流、所述ADD侧帧头指示输入信号和所述C1J1/PL指示输入信号进行移位后分别构成8位格式数据流、ADD侧帧头指示延迟信号和C1J1/PL1指示延迟信号，然后将这些数据和信号发送至所述ADD侧输出单元；所述ADD侧输出单元用于根据所述ADD侧选择信号分别输出所述8位格式输出数据流、所述ADD侧帧头指示输出信号、所述C1J1指示输出信号和所述PL指示输出信号。
进一步地，上述AU/VC并行接口处理装置可具有以下特点所述DROP侧接口模块由DROP侧帧头指示信号生成单元、DROP侧选择信号生成单元和DROP侧输出单元组成，其中所述DROP侧帧头指示信号生成单元用于根据所述C1J1指示输入信号和所述PL指示输入信号来生成DROP侧帧头脉冲信号且分别将其发送至所述DROP侧选择信号生成单元和所述DROP侧输出单元；所述DROP侧选择信号生成单元用于根据所述DROP侧帧头脉冲信号来生成DROP侧选择信号且将其发送至所述DROP侧输出单元；所述DROP侧输出单元用于分别生成并输出所述DROP侧帧头指示输出信号、所述C1J1指示输入信号和PL指示输入信号，并且将所述8位格式输入数据流依次转换为所述2位格式输出数据流并从所述2位格式数据输出端输出。
进一步地，上述AU/VC并行接口处理装置可具有以下特点当所述ADD侧数据次序控制信号为高电平时，所述移位延迟单元将所述2位格式输入数据流向左移位；当所述ADD侧数据次序控制信号为低电平时，所述移位延迟单元将所述2位格式输入数据流向右移位。
进一步地，上述AU/VC并行接口处理装置可具有以下特点所述ADD侧选择信号采用2位格式的数字信号，当所述ADD侧帧头指示输入信号为高电平时，所述ADD侧选择信号生成单元将所述ADD侧选择信号设为“01”，当所述ADD侧帧头指示输入信号为低电平时，所述ADD侧选择信号生成单元将所述ADD侧选择信号按照所述输入时钟信号自动累加1；所述DROP侧选择信号也采用2位格式的数字信号，当所述DROP侧帧头脉冲信号为高电平时，所述DROP侧选择信号生成单元将所述DROP侧选择信号设为“01”，当所述DROP侧帧头脉冲信号为低电平时，所述DROP侧选择信号生成单元将所述DROP侧选择信号按照所述输入时钟信号自动累加1。
进一步地，上述AU/VC并行接口处理装置可具有以下特点当所述ADD侧选择信号为“00”时，所述ADD侧输出单元分别输出所述8位格式输出数据流、所述ADD侧帧头指示输出信号、所述C1J1指示输出信号和所述PL指示输出信号；当所述ADD侧选择信号为其它数字信号时，所述ADD侧输出单元将各输出信号保持不变。
进一步地，上述AU/VC并行接口处理装置可具有以下特点当所述DROP侧选择信号为“00”时，所述DROP侧输出单元从所述C1J1/PL指示信号输出端上输出所述C1J1指示输入信号，当所述DROP侧选择信号为“01”时，所述DROP侧输出单元从所述C1J1/PL指示信号输出端上输出PL指示输入信号，当所述DROP侧选择信号为其它数字信号时，所述DROP侧输出单元将所述C1J1/PL指示信号输出端的输出信号置0；当DROP侧数据次序控制信号为高电平时，所述DROP侧输出单元从所述2位格式数据输出端按照DROP侧选择信号从“00”至“11”的次序，将所述8位格式输入数据流从高位到低位的次序依次输出；当DROP侧数据次序控制信号为低电平时，所述DROP侧输出单元从所述2位格式数据输出端按照DROP侧选择信号从“00”至“11”的次序，将所述8位格式输入数据流从低位到高位的次序依次输出。
进一步地，上述AU/VC并行接口处理装置可具有以下特点所述装置可由专用集成电路或现场可编程逻辑门阵列实现。
与现有技术相比，本发明AU/VC并行接口处理装置具有以下优点
A、本发明提供了ADD侧接口模块和DROP侧接口模块，分别处理ADD侧和DROP侧的数据变换，在DROP侧将8位格式输入数据流转换成2位格式输出数据流，将C1J1指示输入信号和PL指示输入信号复用为一路C1J1/PL指示信号，帧头指示信号保持与数据流一致，从而将以AU4为单位的数据转换为一共4位的数据和信号，因此只需要4个管脚就可以将经转换后的数据和信号向外输出；在ADD侧将2位格式输入数据流转换为8位格式输出数据流，并且将一路C1J1/PL指示信号分离为C1J1指示输出信号和PL指示输出信号，帧头指示信号保持与数据流一致，从而将所输入的一共4位的数据和信号转换为以AU4为单位的数据，因此只需要4个管脚就可以将需要转换的数据和信号向内输入，然后再将转换好的以AU4为单位的数据送入芯片内部进行处理；因此，与现有技术中需要占用22个芯片管脚相比，本发明只需占用8个芯片管脚，由此使得芯片设计更为容易实现；B、本发明可适用于AU和VC两种类型的并行接口，对于没有C1J1/PL指示信号的AU类型接口，与C1J1指示信号、PL指示信号和C1J1/PL指示信号相关的各端口的输出保持不变，而对于具有C1J1/PL指示信号的VC类型接口，与C1J1指示信号、PL指示信号和C1J1/PL指示信号相关的各端口的输出根据本发明特征而变化，因此不需改动线路就可适用于AU和VC两种类型的并行接口，兼容性好。
图1是本发明适用于VC并行接口的ADD侧接口模块的各输入端在ADD侧数据次序控制信号为低电平的情况下的输入信号波形图。
图2是本发明适用于VC并行接口的ADD侧接口模块的各输入端在ADD侧数据次序控制信号为高电平的情况下的输入信号波形图。
图3是本发明适用于VC并行接口的DROP侧接口模块的各输出端在DROP侧数据次序控制信号为低电平的情况下的输出信号波形图。
图4是本发明适用于VC并行接口的DROP侧接口模块的各输出端在DROP侧数据次序控制信号为高电平的情况下的输出信号波形图。
图5是本发明适用于AU并行接口的ADD侧接口模块的各输入端在ADD侧数据次序控制信号为低电平的情况下的输入信号波形图。
图6是本发明适用于AU并行接口的ADD侧接口模块的各输入端在ADD侧数据次序控制信号为高电平的情况下的输入信号波形图。
图7是本发明适用于AU并行接口的DROP侧接口模块的各输出端在DROP侧数据次序控制信号为低电平的情况下的输出信号波形图。
图8是本发明适用于AU并行接口的DROP侧接口模块的各输出端在DROP侧数据次序控制信号为高电平的情况下的输出信号波形图。
图9是根据本发明的一种ADD侧接口模块的电路结构示意图。
图10是根据本发明的一种DROP侧接口模块的电路结构示意图。
具体实施例方式
为深入了解本发明AU/VC并行接口处理装置，下面结合附图及具体实施例对本发明进行详细说明。
本发明AU/VC并行接口处理装置可适用于AU和VC两种类型的并行接口，然而AU并行接口和VC并行接口的结构上略有不同对于AU并行接口，其没有C1J1/PL指示信号，数据中含有h1h2字节，需要进行指针解释；而对于VC并行接口，则含有C1J1/PL指示，数据中没有h1h2字节，不需要进行指针解释。因此，为了能够兼容这两种接口，所以在本发明中设有C1J1/PL指示信号。
本发明AU/VC并行接口处理装置可由ASIC(专用集成电路)或FPGA(现场可编程逻辑门阵列)来实现，可设计为数据处理芯片和背板芯片的一部分，处于数据处理芯片和背板芯片的最外端，是数据处理芯片与背板芯片之间的接口模块，即在原有数据处理芯片和背板芯片的最外侧分别增加本发明AU/VC并行接口处理装置。本发明包括两个部分，即DROP侧接口模块和ADD侧接口模块，以数据处理芯片中的AU/VC并行接口处理装置为例，其中DROP侧接口模块用于将来自数据处理芯片内部的多路数据和信号转换为较少数位的数据和信号，然后发送至背板芯片，ADD侧接口模块用于将来自于背板芯片的较少数位的数据和信号转换为多路数据和信号，然后送入数据处理芯片内部，在数据处理芯片内部以8位格式进行并行处理；背板芯片中AU/VC并行接口处理装置的两个部分的功能也类似，从而在数据处理芯片与背板芯片之间的AU/VC并行接口所占用的管脚数都得以减少。
图1为本发明适用于VC并行接口的ADD侧接口模块的各输入端在ADD侧数据次序控制信号为低电平的情况下的输入信号波形图，其中CLK78表示频率为78MHz的时钟信号；FP IN78表示ADD侧帧头指示输入信号，宽度为一个CLK78周期；C1J1/PL表示C1J1/PL指示输入信号，其中第1个周期是C1J1指示信号，第2个周期是PL指示信号，第3个周期和第4个周期是低电平；DIN表示2bits(位)格式的输入数据流，在图1中由于ADD侧数据次序控制信号AZTE_MSB＝0(即低电平)，所以输入数据流的低位在前，ADD侧帧头指示输入信号与D1\D0对齐，其中D0-D7分别对应8位格式输出数据流的8个bits，D0是最低位，D7是最高位。
图2为本发明适用于VC并行接口的ADD侧接口模块的各输入端在ADD侧数据次序控制信号为高电平的情况下的输入信号波形图，其中除了ADD侧数据次序控制信号AZTE_MSB＝1(即高电平)，由此输入数据流的高位在前，ADD侧帧头指示输入信号与D7\D6对齐之外，其它部分与图1相同。
图3为本发明适用于VC并行接口的DROP侧接口模块的各输出端在DROP侧数据次序控制信号为低电平的情况下的输出信号波形图，其波形与图1相对应，FP_OUT78表示DROP侧帧头指示输出信号，DOUT表示2位格式的输出数据流，DZTE_MSB表示DROP侧数据次序控制信号。
图4为本发明适用于VC并行接口的DROP侧接口模块的各输出端在DROP侧数据次序控制信号为高电平的情况下的输出信号波形图，其波形与图2相对应，FP_OUT78表示DROP侧帧头指示输出信号，DOUT表示2位格式的输出数据流，DZTE_MSB表示DROP侧数据次序控制信号。
图5为本发明适用于AU并行接口的ADD侧接口模块的各输入端在ADD侧数据次序控制信号为低电平的情况下的输入信号波形图，与图1相比较，除了没有C1J1/PL信号之外，其它与图1相似。
图6为本发明适用于AU并行接口的ADD侧接口模块的各输入端在ADD侧数据次序控制信号为高电平的情况下的输入信号波形图，与图2相比较，除了没有C1J1/PL信号之外，其它与图2相似。
图7为本发明适用于AU并行接口的DROP侧接口模块的各输出端在DROP侧数据次序控制信号为低电平的情况下的输出信号波形图，与图3相比较，除了没有C1J1/PL信号之外，其它与图3相似。
图8为本发明适用于AU并行接口的DROP侧接口模块的各输出端在DROP侧数据次序控制信号为高电平的情况下的输出信号波形图，与图4相比较，除了没有C1J1/PL信号之外，其它与图4相似。
图9为根据本发明的一种ADD侧接口模块的电路结构示意图。此ADD侧接口模块由ADD侧选择信号生成单元、移位延迟单元和ADD侧输出单元组成，ADD侧选择信号生成单元、移位延迟单元和ADD侧输出单元在频率为78MHz的同一个输入时钟信号下同步工作。
ADD侧选择信号生成单元根据ADD侧帧头指示输入信号FP_IN78，按照输入时钟信号生成ADD侧选择信号ASYS_CNT[1:0]，并将ASYS_CNT[1:0]发送至ADD侧输出单元，产生过程为当FP_IN78为高电平时，ADD侧选择信号生成单元将ASYS_CNT[1:0]设置为“01”；当FP_IN78为低电平时，ADD侧选择信号生成单元将ASYS_CNT[1:0]按照输入时钟信号的节拍自动累加1，如此ASYS_CNT[1:0]就能指示4个2位格式的数据。
移位延迟单元的输入分别是频率为78MHz的输入时钟信号、2位格式输入数据流DIN[1:0]、ADD侧帧头指示输入信号FP_IN78、C1J1/PL指示输入信号和ADD侧数据次序控制信号AZTE_MSB，当AZTE_MSB＝0时，低位在前，移位延迟单元按照输入时钟信号的节拍将DIN[1:0]、FP_IN78、C1J1/PL向右移位；当AZTE_MSB＝1时，高位在前，移位延迟单元按照输入时钟信号的节拍将DIN[1:0]、FP_IN78、C1J1/PL向左移位，下面针对向左移位进行描述，移位后分别构成8位格式数据流DD_SHIFT[7:0]、ADD侧帧头指示延迟信号FP_SHIFT[3:0]和C1J1/PL指示延迟信号C1J1/PL_SHIFT[3:0]；其中，该C1J1/PL_SHIFT[3:0]中C 1J1/PL_SHIFT[3]用于表示C1J1指示信号，C1J1/PL_SHIFT[2]用于表示PL指示信号，然后将这些数据和信号发送至ADD侧输出单元。
ADD侧输出单元根据所述ADD侧选择信号ASYS_CNT[1:0]，即当ASYS_CNT[1:0]＝“00”时，ADD侧输出单元将DD_SHIFT[7:0]赋予8位格式输出数据流DOUT[7:0]，将FP_SHIFT[3:0]中的FP_SHIFT[3]赋予ADD侧帧头指示输出信号FP_OUT，将C1J1/PL_SHIFT[3]赋予C1J1指示输出信号，将C1J1/PL_SHIFT[2]赋予PL指示输出信号，然后分别从其上设置的8位格式数据输出端、ADD侧帧头指示信号输出端、C1J1指示信号输出端和PL指示信号输出端输出；当ASYS_CNT[1:0]为其它数字信号时，ADD侧输出单元将8位格式数据输出端、ADD侧帧头指示信号输出端、C1J1指示信号输出端和PL指示信号输出端的输出信号保持不变。
由此，所输入的2位格式数据流已经转换为8位格式数据流，一路C1J1/PL指示输入信号已转换为一路C1J1指示输出信号和一路PL指示输出信号，符合AU4的结构规范(即需要占用8条数据线，1条帧头指示线，1条C1J1指示线和1条PL指示线)。
图10为根据本发明的一种DROP侧接口模块的电路结构示意图。此DROP侧接口模块由DROP侧帧头指示信号生成单元、DROP侧选择信号生成单元和DROP侧输出单元组成，DROP侧帧头指示信号生成单元、DROP侧选择信号生成单元和DROP侧输出单元在频率为78MHz的同一个输入时钟信号下同步工作。
DROP侧帧头指示信号生成单元将C1J1指示输入信号和PL指示输入信号的非相与后得到帧头信号FP，然后再将FP送入延迟器按照输入时钟信号进行一个节拍的延迟后得到帧头延迟信号FP_DLY，接着将FP和FP_DLY的非相与后得到DROP侧帧头脉冲信号FP_PULSE，并且将FP_PULSE分别发送至DROP侧选择信号生成单元和DROP侧输出单元。
DROP侧选择信号生成单元根据DROP侧帧头脉冲信号FP_PULSE，按照所述输入时钟信号生成DROP侧选择信号DSYS_CNT[1:0]，并将DSYS_CNT[1:0]发送至DROP侧输出单元，产生过程为当FP_PULSE为高电平时，DROP侧选择信号生成单元将DSYS_CNT[1:0]设置为“01”；当FP_PULSE为低电平时，DROP侧选择信号生成单元将DSYS_CNT[1:0]按照输入时钟信号的节拍自动累加1。
DROP侧输出单元由一个延迟器和两个多路开关组成，其中延迟器用于将FP_PULSE延迟一个节拍后得到DROP侧帧头指示输出信号FP_OUT78，然后将其从DROP侧帧头指示信号输出端输出；一个多路开关用于根据DSYS_CNT[1:0]按照输入时钟信号将C1J1指示输入信号和PL指示输入信号依次在C1J1/PL指示信号输出端上输出，即当DSYS CNT[1:0]＝“00”时，将C1J1指示输入信号从C1J1/PL指示信号输出端上输出；当DSYS_CNT[1:0]＝“01”时，将PL指示输入信号从C1J1/PL指示信号输出端上输出；当DSYS_CNT[1:0]为其它数字信号时，C1J1/PL指示信号输出端上置0；另一个多路开关用于根据DSYS_CNT[1:0]和DZTE_MSB，按照输入时钟信号将8位格式输入数据流DIN[7:0]依次转换为2位格式输出数据流DOUT[1:0]，并且从2位格式数据输出端输出，即对于DZTE_MSB＝0情况，低位在前，DSYS_CNT[1:0]＝“00”时，DIN[1:0]赋予DOUT[1:0]，DSYS_CNT[1:0]＝“01”时，DIN[3:2]赋予DOUT[1:0]，DSYS_CNT[1:0]＝“10”时，DIN[5:4]赋予DOUT[1:0]，DSYS_CNT[1:0]＝“11”时，DIN[7:6]赋予DOUT[1:0]；而对于DZTE_MSB＝1情况，高位在前，DSYS CNT[1:0]＝“00”时，DIN[7:6]赋予DOUT[1:0]，DSYS_CNT[1:0]＝“01”时，DIN[5:4]赋予DOUT[1:0]，DSYS_CNT[1:0]＝“10”时，DIN[3:2]赋予DOUT[1:0]，DSYS_CNT[1:0]＝“11”时，DIN[1:0]赋予DOUT[1:0]。
此时，所输入的符合AU4的结构规范的8位格式数据流已经转换为2位格式数据流，C1J1指示输出信号和PL指示输出信号已复用为一路C1J1/PL指示输入信号。
因此，从数据处理芯片到背板芯片之间的AU4格式的数据交换，数据处理芯片用于输入AU4格式数据的输入接口占用4个管脚，用于输出AU4格式数据的输出接口占用4个管脚，一共需要占用8个管脚；而背板芯片用于输入AU4格式数据的输入接口也只占用4个管脚，用于输出AU4格式数据的输出接口也只占用4个管脚，一共需要占用8个管脚，这与现有技术中数据处理芯片和背板芯片分别需要占用22个管脚相比，占用数量得以大大减小。
如上所述，本发明可以很好兼容AU和VC两种类型的并行接口，并且还使得AU/VC并行接口所需占用数据处理芯片和背板芯片的管脚数目大大减少，从而便于实现芯片设计。
权利要求
1.一种AU/VC并行接口处理装置，包括ADD侧接口模块和DROP接口模块，其中所述ADD侧接口模块设置有时钟端、2位格式数据输入端、ADD侧帧头指示信号输入端、C1J1/PL指示信号输入端、8位格式数据输出端、ADD侧帧头指示信号输出端、C1J1指示信号输出端和PL指示信号输出端，所述ADD侧接口模块经配置后可将2位格式输入数据流转换为8位格式输出数据流，将ADD侧帧头指示输入信号转换为ADD侧帧头指示输出信号，将C1J1/PL指示输入信号转换为C1J1指示输出信号和PL指示输出信号；所述DROP侧接口模块设置有时钟端、8位格式数据输入端、C1J1指示信号输入端、PL指示信号输入端、2位格式数据输出端、DROP侧帧头指示信号输出端、C1J1/PL指示信号输出端，所述DROP侧接口模块经配置后可将8位格式输入数据流转换为2位格式输出数据流，根据C1J1指示输入信号和PL指示输入信号生成DROP侧帧头指示输出信号，以及将C1J1指示输入信号和PL指示输入信号复用为C1J1/PL指示输出信号。
2.根据权利要求1所述的AU/VC并行接口处理装置，其特征在于所述ADD侧接口模块还设置有ADD侧数据次序控制端，所述DROP侧接口模块还设置有DROP侧数据次序控制端，所述ADD侧接口模块和DROP侧接口模块的时钟端均输入频率为78MHz的时钟信号。
3.根据权利要求2所述的AU/VC并行接口处理装置，其特征在于所述ADD侧接口模块由ADD侧选择信号生成单元、移位延迟单元和ADD侧输出单元组成，其中所述ADD侧选择信号生成单元用于根据所述ADD侧帧头指示输入信号来生成ADD侧选择信号且将其发送至所述ADD侧输出单元；所述移位延迟单元用于根据ADD侧数据次序控制信号将所述2位格式输入数据流、所述ADD侧帧头指示输入信号和所述C1J1/PL指示输入信号进行移位后分别构成8位格式数据流、ADD侧帧头指示延迟信号和C1J1/PL1指示延迟信号，然后将这些数据和信号发送至所述ADD侧输出单元；所述ADD侧输出单元用于根据所述ADD侧选择信号分别输出所述8位格式输出数据流、所述ADD侧帧头指示输出信号、所述C1J1指示输出信号和所述PL指示输出信号。
4.根据权利要求3所述的AU/VC并行接口处理装置，其特征在于所述DROP侧接口模块由DROP侧帧头指示信号生成单元、DROP侧选择信号生成单元和DROP侧输出单元组成，其中所述DROP侧帧头指示信号生成单元用于根据所述C1J1指示输入信号和所述PL指示输入信号来生成DROP侧帧头脉冲信号且分别将其发送至所述DROP侧选择信号生成单元和所述DROP侧输出单元；所述DROP侧选择信号生成单元用于根据所述DROP侧帧头脉冲信号来生成DROP侧选择信号且将其发送至所述DROP侧输出单元；所述DROP侧输出单元用于分别生成并输出所述DROP侧帧头指示输出信号、所述C1J1指示输入信号和PL指示输入信号，并且将所述8位格式输入数据流依次转换为所述2位格式输出数据流并从所述2位格式数据输出端输出。
5.根据权利要求4所述的AU/VC并行接口处理装置，其特征在于当所述ADD侧数据次序控制信号为高电平时，所述移位延迟单元将所述2位格式输入数据流向左移位；当所述ADD侧数据次序控制信号为低电平时，所述移位延迟单元将所述2位格式输入数据流向右移位。
6.根据权利要求5所述的AU/VC并行接口处理装置，其特征在于所述ADD侧选择信号采用2位格式的数字信号，当所述ADD侧帧头指示输入信号为高电平时，所述ADD侧选择信号生成单元将所述ADD侧选择信号设为“01”，当所述ADD侧帧头指示输入信号为低电平时，所述ADD侧选择信号生成单元将所述ADD侧选择信号按照所述输入时钟信号自动累加1；所述DROP侧选择信号也采用2位格式的数字信号，当所述DROP侧帧头脉冲信号为高电平时，所述DROP侧选择信号生成单元将所述DROP侧选择信号设为“01”，当所述DROP侧帧头脉冲信号为低电平时，所述DROP侧选择信号生成单元将所述DROP侧选择信号按照所述输入时钟信号自动累加1。
7.根据权利要求6所述的AU/VC并行接口处理装置，其特征在于当所述ADD侧选择信号为“00”时，所述ADD侧输出单元分别输出所述8位格式输出数据流、所述ADD侧帧头指示输出信号、所述C1J1指示输出信号和所述PL指示输出信号；当所述ADD侧选择信号为其它数字信号时，所述ADD侧输出单元将各输出信号保持不变。
8.根据权利要求7所述的AU/VC并行接口处理装置，其特征在于当所述DROP侧选择信号为“00”时，所述DROP侧输出单元从所述C1J1/PL指示信号输出端上输出所述C1J1指示输入信号，当所述DROP侧选择信号为“01”时，所述DROP侧输出单元从所述C1J1/PL指示信号输出端上输出PL指示输入信号，当所述DROP侧选择信号为其它数字信号时，所述DROP侧输出单元将所述C1J1/PL指示信号输出端的输出信号置0；当DROP侧数据次序控制信号为高电平时，所述DROP侧输出单元从所述2位格式数据输出端按照DROP侧选择信号从“00”至“11”的次序，将所述8位格式输入数据流从高位到低位的次序依次输出；当DROP侧数据次序控制信号为低电平时，所述DROP侧输出单元从所述2位格式数据输出端按照DROP侧选择信号从“00”至“11”的次序，将所述8位格式输入数据流从低位到高位的次序依次输出。
9.根据权利要求8所述的AU/VC并行接口处理装置，其特征在于所述装置可由专用集成电路实现。
10.根据权利要求8所述的AU/VC并行接口处理装置，其特征在于所述装置可由现场可编程逻辑门阵列实现。
全文摘要
本发明公开一种AU/VC并行接口处理装置，包括ADD侧接口模块和DROP侧接口模块，所述ADD侧接口模块经配置后可将2位格式输入数据流转换为8位格式输出数据流，将帧头指示输入信号转换为帧头指示输出信号，以及将C1J1/PL指示输入信号转换为C1J1指示输出信号和PL指示输出信号；所述DROP侧接口模块经配置后可按照输入时钟信号将8位格式输入数据流转换为2位格式输出数据流，根据分别C1J1指示输入信号和PL指示输入信号生成帧头指示输出信号，以及将C1J1指示输入信号和PL指示输入信号复用为C1J1/PL指示输出信号。采用本发明，能够大大减少AU/VC并行接口所需占用芯片的管脚数目，使得芯片设计更为容易实现。
文档编号H04J3/16GK101072080SQ20071007953
公开日2007年11月14日 申请日期2007年2月26日 优先权日2007年2月26日
发明者范艳芳, 孙明施 申请人:中兴通讯股份有限公司