用于软件定义无线电系统中的关联单元及其方法

专利名称：用于软件定义无线电系统中的关联单元及其方法
用于软件定义无线电系统中的关联单元及其方法
背景技术：
在几乎每种类型的现代电子设备中都使用数据处理器，包括消费电子、 工业机械、科学装置、以及通信网络。然而，在不同应用中使用的数据处理 器(或微处理器)的性能以及复杂度可能有很大的不同。特定应用的速度和 能力要求对于确定所使用的数据处理器的类型很重要。
在软件定义无线电(SDR)实现中所使用的数据处理器的类型特别重要。 SDR设备使用能够从空中编程以在不同的无线协议下工作的可重新配置的 硬件。例如，无线膝上计算机中的SDR收发器可以被第一软件负载配置以 在IEEE-802.11x无线网络中工作，也可以被第二软件负载配置以在 CDMA2000无线网络中工作。常用的数据处理器有六种主要类型l)数字信号处理器、2)精筒指令 集计算机、3)复杂指令集计算机、4)现场可编程门阵列、5)专用集成电 路、以及6)专用指令集处理器。这些类型的数据处理器中的每一种都具有 特定的优点和特定的不足。
数字信号处理器(DSP)是优化用于高效率地执行诸如用于有限脉冲响 应(FIR)滤波的乘法-累加操作以及快速傅立叶变换(FFT)操作的数字信 号处理操作的通用处理器。DSP实现许多复杂精妙的寻址模式以应对许多种 DSP计算要求，诸如用于FFT的位反转寻址模式、用于FIFO设备的索引寻 址等等。DSP的示例包括1 )摩托罗拉56000、56300、SC81xx、以及MRC6011 处理器；2)德州仪器(TI) C55、 C6203、 C6416、以及C67xx处理器；3) ADI(模拟器件公司)Share和TigerSharc处理器；以及4 )Morpho的MS 1-64 可重新配置DSP。
精筒指令集计算机(RISC)是主要针对诸如媒介访问控制(MAC)应 用的控制应用的通用处理器(GPP)。 RISC机器的主要优势是其简单性。正 如其名，RISC处理器具有小指令集，其提供更高的代码密度以及更快的流 改变反应。RISC器件的示例包括1) ARM处理器(例如，ARM926、 ARM1136J); 2) MIPS处理器(例如，MIPS32、 MIPS64 ); 3) IBM (国际
商用机器公司)PowerPC 405和750FX;以及4 )摩托罗拉PowerPC 603。 复杂指令集计算机(CISC)器件是针对从多媒体应用到PC应用的多方面应用的通用处理器(GPP)。 CISC处理器的示例包括1)英特尔奔腾；以及2)摩托罗拉68000。现场可编程门阵列(FPGA)是基于通过长总线和局域总线连接的硬件单元的阵列的可重新配置的硬件器件。FPGA器件在无线网络基站应用和原型机(prototype )中十分常用。FPGA器件的示例包括1 ) Xilinx Virtex IV;以及2) Altera Stratix II。专用集成电路(ASIC)是为特定应用专门设计的硬件器件。ASIC的功率效率通常非常高。许多无线设备(即.，蜂窝电话等等)中使用ASIC器件。专用指令集处理器(ASIP)是向ASIC硬件添加了更多可编程性能的增强版的ASIC器件。上述处理器中的每一种都具有特定的优点并且有特定的不足。从软件角 度看，为了满足软件定义无线电(SDR)要求，数字信号处理器是最灵活类 型的处理器。然而，DSP器件不具有足够的MIPS性能和位操纵架构以满足 3G和4G位速率处理要求。RISC处理器针对控制应用，但是不足以超出用 于无线网络实现的基带应用。CISC处理器可以具有用于处理基带应用的灵率限制。与CISC处理器一样，FPGA器件可以满足所需要的MIPS性能，ASIC器件十分符合手持设备设计的功率和成本限制。然而，它们的灵 活性太有限以致于使它们不适合SDR实现。ASIP器件通过向所述专用硬件 添加更多的可编程性以及通过向所述硬件引入指令集处理器来实现比ASIC 器件更高的灵活性。然而，由于ASIP是通用器件，它们的处理器核心效率 依赖于所处理的应用。所述应用中的控制代码越多，ASIP的效率将越低。 这导致低下的性能以及更高的功率消耗。现有技术处理器的另外的不足是可伸缩性和模块性。创建软件定义无线 电(SDR)方法的目的是为了将成本(设计时间、TTM)和功率消耗最小化 以及将灵活性最大化。现有技术处理器实现未能提供可伸缩性和模块性的优 化的组合。由于必须在包括能源效率、计算能力、以及灵活性的相互竟争的考虑因素之间做出折衷，设计用于移动台站中的数据处理器存在固有的困难。多数当前的多标准无线设备包括分立的且很大程度上独立的ASIC器件块，其中 每一个涉及不同的无线标准。将分离的ASIC器件堆叠在一起以同时提供对 几种无线标准的支持。由于增加了管芯(die)尺寸、增大了功率、以及缺少 灵活性，该蠡笨的方法导致严重的不利结果。另一方面，通用DSP和类似 的架构具有许多灵活性。然而，这些器件具有高功率消耗而且通常不能满足 多数无线标准的实时计算要求。由于功率和性能的考虑，传统移动台站(或无线终端)基于多个ASIC器件。注意到，这些ASIC器件通常仅专用于所述系统中的特定功能。例如， 在多数传统宽带码分多址(WCDMA)移动台站中，对于关联器功能和小区 搜索功能通常使用分开的ASIC块，即使两个块非常类似。如果可以尽可能 地使用相同的可重新配置的硬件来实现两种功能，则这样的方案将更有功率 效率而且将使用更小的管芯尺寸。因而，本领域需要一种使成本和功率消耗最小化的同时保持灵活性的改 进的软件定义无线电(SDR)架构。特别地，需要一种用于软件定义无线电 (SDR)无线设备中的可重新配置关联单元。发明内容本发明提供可重新配置关联单元，其可以以基于上下文的操作可重新配 置指令集处理器实现。根据本发明的原理的关联单元符合应用域(domain) 的架构而且连带地优化性能和功率。因此，本发明同时满足无线移动台站的 实时处理要求和低功率要求。有利的是，所述关联单元是高度可重新配置的， 而且可以用于CRISP中工作在不同标准下的不同的功能块，包括CDMA系 统解扩频、正EE-802.11b CCK解调、WCDMA解扩频、小区搜索、HSDPA 解扩频等等。为了应对现有技术中的上述不足，本发明的首要目的是提供一种用于关 联码片样本的序列的可重新配置关联单元。根据本发明的有利实施例，所述关联单元包括l)存储器，用于存储所述码片样本的序列；2)多个加-减 元件，其中，每个所述加-减元件能够从所述存储器中的第一码片样本接收 多个实部位a并从所述第一码片样本接收多个虚部位b;以及3)处理单元， 包括多个符号选择单元。每个所述符号选择单元从所述多个加-减元件其中
之一接收等于所述多个实部位a与所述多个虚部位b的和(a+b)的第一输入、 以及等于所述多个实部位a与所述多个虚部位b的差(a-b)的第二输入。每个 符号选择单元生成实部输出和虚部输出，其中，所述实部输出和所述虚部输 出的每一个等于以下其中之一1 )乘以+1和-1其中之一的和(a+b)、以及2) 乘以+1和—i其中之一的差(a-b)。根据本发明的一个实施例，所述关联单元进一步包括码生成器，其用于 生成码位的序列，其中，所述每个符号选择单元接收来自所述序列的实部码 位和虛部码位，而且其中，所述实部和虛部码位确定所述每个符号选择单元 的实部输出值和虚部输出值。根据本发明的另一个实施例，所述处理单元进一步包括第一加法器级， 其包括第 一多个实部加法器和第 一多个虚部加法器。根据本发明的另一个实施例，每个所述第一多个实部加法器接收从所述 多个符号选择单元其中 一个输出的第 一实部输出、以及从所述多个符号选择 单元其中另一个输出的第二实部输出，并产生实部和输出。根据本发明的另一个实施例，每个所述第一多个虚部加法器接收从所述 多个符号选择单元其中 一个输出的第 一虛部输出、以及从所述多个符号选择 单元其中另一个输出的第二虛部输出，并产生虚部和输出。根据本发明的另一个实施例，所述处理单元进一步包括第二加法器级， 其包括至少一个实部加法器和至少一个虚部加法器。根据本发明的另 一个实施例，所述第二级中的至少一个实部加法器中的 每一个接收从所述第一多个实部加法器其中 一个输出的第 一实部和输出、以 及从所述第 一多个实部加法器其中另 一个输出的第二实部和输出，并产生实 部和输出。根据本发明的另 一个实施例，所述第二级中的至少一个虛部加法器中的 每一个接收从所述第一多个虚部加法器其中 一个输出的第 一虚部和输出、以 及从所述第 一多个虛部加法器其中另 一个输出的第二虛部和输出，并产生虛 部和输出。根据本发明的另 一个实施例， 一种用于处理多个上下文指令的可重新配 置单元包括多个处理器，用于执行每个预定特定上下文指令；程序存储器， 用于存储来自外部CONTROL (控制)线的控制程序；序列器，用于从所述 程序存储器取得程序指令，将上下文排序并将所述经排序的上下文作为重新 配置位发送到所述多个处理器中相应的处理器；以及连接在所述多个处理器 的每一个与外部DATA (数据)总线之间的互连构造，用于将数据从所述数 据总线发送到所述多个处理器中相应的处理器。在进行下面对本发明的详细描述之前，阐述本专利文件全文中使用的某 些字词和短语的定义将很有帮助术语"包含"和"包括，，以及其派生词意味着没有限制的包含；术语"或"是包含的，意味着和/或；短语"与...联系" 和"与其联系"以及其派生物可以意p未着包含、包含在...内、与...互连、容纳、容纳在...内、连接到或与...连接、耦接到或与...耦接、与...通信、与...协作、交织、并列、接近于、结合到或与...结合、具有、具有…的属性等等； 而术语"控制器"意味着控制至少一个操作的任何设备、系统或其部分，这 样的设备可以实现为硬件、固件、或软件，或者至少其中两个的某种组合。 应当注意，与任何特定控制器联系的功能可以是集中的或分布的，不管局域 地或是远程地。本专利文件全文中提供某些字词和术语的定义，本领域普通 技术人员应当理解，在许多(如果不是大多数)情况下，这样的定义可以应 用于这样定义的字词和短语在过去和未来的使用。


为了更完整地理解本发明及其优点，现在结合附图阐述下面的说明，其 中类似的引用数字指代类似的部分图1是根据现有技术的示范性实施例的传统数据处理器的框图；图2说明数据处理器的有限状态机(FSM)表；图3是与图2中的所述有限状态机表对应的气泡图；图4是示出根据本发明的示范性实施例的图2中的所述有限状态机表中 的状态的基于上下文的分组的气泡图；图5是根据本发明的示范性实施例的基于上下文的操作可重新配置指令 集处理器的高级框图；配置指令集处理器的可重新配置处理系统的高级框图；图7是根据本发明的一个实施例的包括多个基于上下文的操作可重新配 置指令集处理器的多标准软件定义无线电(SDR)系统的高级框图；图8是根据本发明的一个实施例的关联单元的框图9是根据本发明的一个实施例的所述关联单元中的存储器的框图； 图10A更详细地说明根据本发明的示范性实施例的力口-减元件； 图10B更详细地说明根据本发明的示范性实施例的符号选择单元； 图10C是说明根据本发明的原理的所述关联单元的操作的流程图； 图11说明根据本发明的一个实施例在所选择的操作循环期间图8中的所述关联单元的数据输出；图12说明根据本发明的一个实施例在WCDMA小区搜索操作期间图8中的所述关联单元的数据输出。
具体实施方式
实施例仅仅作为说明示范而不应当以任何形式解读为对本发明的范围进行 限制。本领域技术人员将理解，本发明的原理可以用任何适当地安排的处理 系统来实现。图1是根据现有技术的示范性实施例的传统数据处理器100的高级框 图。图1描绘了硬件和软件中的应用的一般实现。数据处理器100包括存储 器110和控制电路120。控制电路120进一步包括混合控制有限状态机(FSM ) 电路和数据通路电路。存储器110进一步包括N个存储器块，包括示范性存 储器块111-113，将其随机地标记为存储器1、存储器2、以及存储器N。任何数据处理器应用可以被看作是由有限状态机(FSM)控制和调度的 一组数据通路，如图l所示。有限状态机接收输入事件，并作为响应在状态 之间迁移和/或生成输出。所述FSM基于当前状态和所接收的输入事件来决 定迁移到哪个状态。图2说明示范性数据处理器的有限状态机(FSM)表200。 FSM表200 描绘由FSM基于当前状态(即，状态S1-S10之一)和所接收的输入事件 (即，事件E1 - E7之一)执行的下一状态迁移。起初，所述FSM处于状态 Sl。状态Sl的列指示状态Sl响应于事件E1至E4的状态迁移。在状态S1期间，响应于所接收的事件E1，所述FSM从状态Sl迁移到 状态S9。在状态Sl期间，响应于所接收的事件E2，所述FSM从状态Sl 迁移到状态S2。在状态S1期间，响应于所接收的事件E3，所述FSM从状 态S1迁移到状态S2。在状态S1期间，响应于所接收的事件E4，所述FSM
从状态Sl迁移到状态SIO。从图2可清楚地看出，FSM表200中有许多没有被赋值的空洞。例如， 对于状态S1，没有为事件E5-E7赋值。在现有技术数据处理器中，必须提 供这些空洞，尽管它们对所述有限状态机的流没有贡献，否则所述有限状态 机将不能正确工作。在现有技术数据处理器中，无法进一步优化所述有限状 态才几以消除这些空洞。图3示出气泡图300，其与图2中的所述有限状态机表对应。用气泡表 示每个状态S1-SIO，而事件El-E7导致状态之间的迁移。用连接所述状 态气泡的箭头线表示这些迁移。所述箭头确定所述迁移的方向。注意到，在气泡图300中，能够根据执行单元的上下文将状态分组。对 于本公开来说，上下文是与同一功能有关的一组操作和/或指令。图4示出气 泡图400,其中根据本发明的原理将图2中的所述有限状态机表中与同一上 下文有关的状态一起分组。状态的所述分组形成上下文CO、 Cl、 C2、 C3、 以及C4。图4中的状态分组的每一个可以用于根据本发明的原理创建基于上下文 的操作可重新配置指令集处理器(CRISP )。每个上下文CO - C4包括最少数 量的输入事件以及一组可能的操作。每个上下文同样具有其自身的数据通 路，其可以包括并行执行单元，而所述指令集执行可以以VLIW、 SIMD、 微代码、或其它已知实现方式进行，以提高总体性能。图5是根据本发明的示范性实施例的基于上下文的操作可重新配置指令 集处理器(CRISP) 500的高级框图。CRISP 500包括存储器510、可编程数 据通路电^各520、可编程有限状态机530、以及可选程序存储器540。 CRISP 500被设计为仅以最佳方式实现图4的上下文有关的指令的子集。图4中的 每个上下文CO-C4可以用与CRISP 500类似的单独的CRISP实现。基于上 下文的操作可重新配置指令集处理器(CRISP) 500定义通常组成更高级的 硬件处理器块的一般硬件块。对CRISP 500有利的原理是，CRISP 500将所 需的应用分解为两个主要的域控制域和数据通路域，并单独优化每个域。 通过使用CRISP500来实现诸如移动台站手持设备(例如，蜂窝电话、无线 膝上计算机)的数据处理器应用，本发明至少部分地克服了对立地影响传统 数据处理器应用的"灵活性对功率"问题。所述控制域由可编程有限状态机530实现，其可以包括DSP、 MCU、
或另外的现有技术器件。利用从外部控制器(未示出)接收的重新配置位来配置可编程FSM 530。可编程FSM 530可以执行存储在相关的可选程序存储 器540中的程序。可以将所述程序从外部控制器(未示出)经由数据线存储 在程序存储器540中。存储器510用于存储由数据通路电路520使用的应用 数据。将可编程数据通路电路520划分为一组执行特定功能的积木块(例如， 寄存器、多工器、乘法器等等)。每个积木块既是可重新配置的又是可编程 的，以允许最大的灵活性。用于将可编程数据通路电路520划分为功能块的 准则依赖于特定应用所需的可重新配置性和可编程性的程度。由于图4中的每个上下文CO-C4由与其它CRISP独立工作的单独的 CRISP 500实现，本发明提供一种高效率的功率管理方案，其能够在不需要 CRISP执行时关闭所述CRISP。这确保仅有那些在给定时刻所需要的CRISP 是激活的，而其它空闲的CRISP基本不消耗功率。根据本发明的原理的CRISP可以针对许多应用，包括但并不限于无线设 备中的基带应用以及多媒体应用。在许多应用中，这些上下文可以是松散地 耦合的独立上下文，其可以以最小的或没有依赖性并发地运行。图6是根据本发明的示范性实施例的可重新配置处理系统600的高级框 图。可重新配置处理系统600包括N个基于上下文的操作可重新配置指令集 处理器(CRISP),包括示范性CRISP 500a、 500b、以及500c,将其随机地 标记为CRISP 1、 CRISP2、以及CRISPN。可重新配置处理系统600进一步 包括实时序列器610、序列程序存储器620、可编程互连构造630、以及缓沖 器640和645。可以将重新配置位从CONTROL (控制)线经由实时序列器610和緩沖 器640加载到CRISP 500a、 500b、以及500c中。还可以将控制程序从 CONTROL线经由緩冲器640加载到序列程序存储器620中。实时序列器通 过从程序存储器620取得程序指令并向CRISP 500a - 500c发送重新配置位 而对将由每个CRISP 500a- 500c ^L行的所述上下文进行排序。在示范性实 施例中，实时序列器610可以包括堆栈处理器，其由于其低等待时间和简单 性而适合作为实时调度器工作。可重新配置互连构造630在每个CRISP 500a - 500c与经由双向緩冲器 645的外部DATA (数据)总线之间提供连接性。在本发明的示范性实施例
中，每个CRISP 500a - 500c可以充当可重新配置互连构造630的主设备， 并可以发起地址访问。用于可重新配置互连构造630的总线裁决器可以在实 时序列器610的内部。在示范性实施例中，可重新配置处理系统600可以是例如蜂窝电话或类 似的无线设备、或者用于膝上计算机中的数据处理器。在根据软件定义无线 电(SDR)原理实现的无线设备实施例中，每个CRISP 500a-500c负责执行 与特定可重新配置功能联系的上下文有关的指令的子集。例如，可以将有关的指令。可以将CRISP 500b配置为执行充当存储器控制器的上下文有 关的指令。可以将CRISP 500c配置为执行完成用于多媒体应用的MPEG-4 处理的上下文有关的指令。根据本发明的原理的CRISP提供一种实现可重新配置硬件加速技术的 新途径。本发明以最小的功率效率牺牲提供可重新配置性和可编程性。由于 所述CRISP高度独立而且可以同时运行，本发明具有并行性的性能优势而又 不导致与运行并行操作相关的高功率不利结果。CRISP的松散耦合和独立性 允许它们被配置用于可以被单独关闭的不同的系统和功能。图7是根据本发明的一个实施例的包括多个基于上下文的操作可重新配 置指令集处理器的多标准软件定义无线电(SDR)系统700的高级框图。SDR 系统700可以包括接入无线网络的无线终端(或移动台站)，诸如，例如GSM 或CDMA蜂窝电话、具有WCDMA或IEEE-802.11x能力的PDA等等。多标准SDR系统700包括基带子系统701、应用子系统702、存储器接 口 (IF)和外围子系统765、主控制单元(MCU) 770、存储器775、以及互 连器(interconnect) 780。 MCU 770可以包括例如传统微控制器或微处理器 (例如，x86、 ARM、 RISC、 DSP等等)。存储器IF和外围子系统765可以 将SDR系统700连接到外部存储器(未示出)以及连接到外部外围设备(未 示出)。存储器775存储来自SDR系统700中其它组件以及来自外部设^{未 示出)的数据。例如，存储器775可以存储从与SDR系统700联系的外部 天线系统和RF下变频器接收的输入数据样本流。互连器780在子系统701、 702、存储器IF和外围子系统765、 MCU 770、以及存储器775之间提供数 据传输。基带子系统701包括实时(RT)序列器705、存储器710、基带DSP子 系统715、互连器725、以及多个专用基于上下文的操作可重新配置指令集 处理器(CRISP )，所述专用CRISP包括变换CRISP 500d、码片速率CRISP 500e、符号速率CRISP 500f、以及位操纵单元(BMU ) CRISP 500g。作为示 例，变换CRISP 500d可以实现快速傅立叶变换(FFT)功能，码片速率CRISP 500e可以实现用于CDMA信号的关联功能，而符号速率CRISP 500f可以实 现维特比解码器功能。在这样的示范性实施例中，变换CRISP 500d可以接收存储在存储器775 中的中频(IF)信号的样本，并执行以基带速率生成码片样本序列的FFT功 能。接着，码片速率CRISP 500e接收来自变换CRISP 500d的所述码片样本， 并执行生成数据符号序列的关联功能。接下来，符号速率CRISP 500f接收 来自码片速率CRISP 500e的所述符号数据，并执行维特比解码以复原所述 基带用户数据。所述基带用户数据可以接着由应用子系统702使用。在本发明的示范性实施例中，符号速率CRISP 500f可以包括并行运行 的两个或更多CRISP。同样，作为示例，BMU CRISP 500g可以实现诸如可 变长度编码、循环冗余校验(CRC)、巻积编码等等功能。互连器725在RT 序列器705、存储器710、基带DSP子系统715以及CRISP 500d - 500g之 间提供数据传输。应用子系统702包括实时(RT)序列器730、存储器735、多媒体DSP 子系统740、互连器745、以及多媒体宏CRISP 750。多媒体宏CRISP 750 包括多个专用基于上下文的操作可重新配置指令集处理器，包括 MPEG-4/H.264 CRISP 550h、变换CRISP 550i、以及BMU CRISP 500j。在本 发明的示范性实施例中，MPEG-4/H.264 CRISP 550h执行运动估计功能，而 变换CRISP 500i执行离散余弦变换(DCT)功能。互连器780在RT序列器 730、存储器735、多媒体DSP子系统740、以及多々某体宏CRISP 750之间 提供数据传输。图7中所示的示范性实施例中，CRISP器件的使用使得能够将多标准 SDR系统700的应用子系统702重新配置以支持具有多种配型和尺寸的多个 视频标准。另外，CRISP器件的使用使得能够将多标准SDR系统700的基 带子系统701重新配置以支持多个空中(air)接口标准。因此，SDR系统 700能够在不同类型的无线网络(例如，CDMA、 GSM、 802.11x等等)中 工作，而且能够播放不同类型的视频和音频格式。然而，根据本发明的原理 对CRISP的使用使得SDR系统700能够以比具有类似的能力的传统无线设 备低得多的功率消耗来执行这些功能。更具体地，本发明提供一种可以以基于上下文的操作可重新配置指令集 处理器实现的可重新配置关联单元。有利的是，根据本发明的原理的关联单 元是高度可重新配置的，而且可以用于工作在不同的标准下的不同的功能 块，包括CDMA解扩频、正EE-802.11bCCK解调、WCDMA解扩频、小区 搜索、HSDPA解扩频等等。图8是根据本发明的一个实施例的可重新配置关联单元800的框图。例 如，可以将关联单元800实现为码片速率CRISP 500e的一部分。关联单元 800包括三个主要部分数据存储器830、码生成器(CG) 835、以及处理 单元。在所述示范性实施例中，所述处理单元被实现为两个基本相同的处理 子块，即下处理单元(PU) 801和上处理单元(PU) 802。关联单元800进 一步包括码总线840、数据总线845、以及四个加-减(+/-)元件(cell)(即， 加-减元件850a - 850d )。下处理单元801包括四个符号选择单元(即，符号选择单元805a-805d)、四个第一级加法器(即，加法器810a-810d)、多工器(MUX) 815a 和815b、两个第二级加法器(即，加法器820a和820b )、累加器825a和825b、 以及输出总线830。上处理单元802包括四个符号选择单元(即，符号选择 单元855a- 855d)、四个第一级加法器(即，加法器860a- 860d)、多工器 (MUX) 865a和865b、两个第二级加法器(即，加法器870a和870b )、累 加器875a和875b、以及输出总线880。下处理单元801和上处理单元802独立地工作。根据本发明的示范性实 施例，码总线840、数据总线845、以及输出总线830和880是单向总线。 更进一步，在本发明的有利实施例中，输出总线830和输出总线880可以是 同一总线。为此原因，以下将输出总线830和输出总线880仅称为"输出总 线830"。数据总线830将来自数据存储器830的所述码片样本数据经由元件 850a- 850d发送到处理单元801和802。输出总线830将来自累加器825a 和825b以及累加器875a和875b的输出数据写到数据存储器830。码总线 840将在码生成器835中生成的所述码数据传送到处理单元801和802。应当注意，处理单元801和802、存储器830、码生成器835、以及总线 830、 840、 845和880可以被配置用于不同的标准和功能，包括CDMA解扩
频、IEEE-802.11bCCK解调、WCDMA解扩频、小区4叟索、HSDPA解扩频 等等。更进一步，可以独立地关闭每一个功能组件和每一个总线。图8中示 出和描述的元件850的数量、数据存储器830的宽度、以及符号选择单元805 和855的数量仅仅作为示例。如下面将看到的，在不背离本发明的范围的前 提下，处理单元801和802的数量以及元件850、数据存储器830、和符号 选4奪单元805和855的尺寸可以有所变动(增加或减少)。图9是根据本发明的一个实施例的关联单元800中的数据存储器830的 框图。从所述接收器前端(未示出)中的经下变频的RF信号捕获码片样本， 并将其存储在存储器830中的四个存储体(即，存储体0、存储体1、存储 体2、以及存储体3)中。用虛线箭头指示将所述码片样本存储在存储器830 中的次序和方式。所述次序和方式根据所述码片数据的过采样的量而有所变 动。图9中，假定对CDMA沃尔什码的每个码片采才羊四次，并将四个样本 依次写入存储器830。于是，要将来自总共N个码片C(O)至C(N-1)的4xN 个码片样本写入存储器830。对第一码片C(O)采样四次，并将四个样本C(O, 0)、 C(O, 1)、 C(O, 2)、以及C(O， 3)分别写入数据存储器830的存储体0中的 地址ADDO、 ADD4、 ADD8、以及ADD12。类似地，对第二码片C(l)采样 四次，并将四个样本C(l,O)、 C(l，l)、 C(1,2)、以及C(1,3)分别写入数据存 储器830的存储体1中的地址ADD1、 ADD5、 ADD9、以及ADD13。对第 三码片C(2)采样四次，并将四个样本C(2,0)、 C(2, 1)、 C(2，2)、以及C(2，3) 分别写入数据存储器830的存储体2中的地址ADD2、 ADD6、 ADDIO、以 及ADD14。最后，对第四码片C(3)采样四次，并将四个样本C(3,0)、 C(3, 1)、 C(3, 2)、以及C(3， 3)分别写入数据存储器830的存储体3中的地址ADD3、 ADD7、 ADDll、以及ADD15。这样，将最初四个码片C(O)、 C(l)、 C(2)、以及C(3)的十六个样本写入 从ADDO至ADD15的十六个地址。重复该过程，将接下来四个码片C(4)、 C(5)、 C(6)、以及C(7)的十六个样本写入从ADD16至ADD31的接下来十六 个地址。该过程继续，直到将来自最后四个码片C(N-4)、 C(N-3)、 C(N-2)、 以及C(N-1)的十六个样本写入数据存储器830。上面的示例中，假定过采样率是四。然而，所述过采样率在不同的无线 标准之间可以有所变动。在不同的配置中，所述过采样率可以是八，其中以
与图9中所示的类似的方式将来自每个码片的八个样本以深度八写入存4渚器830。在另外的配置中，所述过采样率可以是二，其中以与图9中所示的类 似的方式将来自每个码片的两个样本以深度二写入存储器830。在另外的配 置中，所述过采样率可以是每码片一次，其中以与图9中所示的类似的方式 将来自每个码片的一个样本写入存储器830。每个码片样本的宽度可以根据所使用的无线标准(例如，QPSK、 16 QAM)而有所变动，而且每个码片样本可以包括实部和虛部数据位二者。 例如，在本发明的第一实施例中，每个码片样本可以是八个位，包括四个实 部位和四个虚部位。在本发明的第二实施例中，每个码片样本可以是四个位， 包4舌两个实部位和两个虚部位。当要在处理单元801和802中处理所述码片样本时，每次将四个码片样 本从存储器830读取到数据总线845上。例如，在第一读循环期间，分别从 存储体0、存储体1、存储体2、以及存储体3中的地址ADDO至ADD3并 行地读取码片样本C(O， 0)、 C(l,O)、 C(2, 0)、 C(3, 0)。在第二读循环期间， 分别从存储体0、存储体1 、存储体2、以及存储体3中的地址ADD4至ADD7 并行地读取码片样本C(O,l)、 C(l, 1)、 C(2， 1)、 C(3, 1)。于是，每次将四个 码片样本输出到总线845上，直到读取了全部码片样本。从存储器830读取每个码片样本后，将其加载到加-减元件850a-850d的 其中一个中。例如在第一读循环期间，将码片样本c(O, O)输入到加-减元件 850a,将码片样本C(l， O)输入到力口-减元件850b，将码片样本C(2, O)输入到 加-减元件850c，并将码片样本C(3,0)输入到加-减元件850d。在第二读循环 期间，将码片样本C(O, l)输入到加-减元件850a,将码片样本C(l, l)输入到 加-减元件850b，将码片样本C(2, l)输入到加-减元件850c，并将码片样本 C(3, l)输入到加-减元件850d。于是，每次将四个码片样本l命入到加-减元件 850a-850d,直到加载了全部码片样本。图10A更详细地说明根据本发明的示范性实施例的示范性加-减元件 850。加-减元件850包括加法单元和减法单元。加-减元件850接收两个输入 a和b，并产生所述两个输入的和(a+b)以及差(a-b)。图9中，每个加-减元件 850a - 850d的a l!r入^妄收码片样本的实部位，而每个加-减元件850a - 850d 的b输入接收码片样本的虚部位。接着将来自每个加-减元件850a - 850d的和(a+b)输出以及差(a-b)输出施
加到下处理单元801中的第一符号选4奪单元805以及上处理单元802中的第 二符号选择单元855的输入端。例如，将来自力口-减元件850a的和(a+b)输出 以及差(a-b)输出均施加到下处理单元801中的符号选择单元805a以及上处 理单元802中的符号选择单元855a的输入端。每个符号选择单元还从码总 线840接收由码生成器835生成的两个码位。所述码位的序列可以根据关联: 单元800所配置用于的无线标准而有所变动。在本发明的示范性实施例中，码生成器835可以包含两个组件1 )加 扰码生成器以及2)两个本地循环(local circular)存储器。所述加扰码生成 器用于某些系统，如CDMA。所述本地循环存储器保存CDMA系统中的扩 频码。这些组件也可以用于存储某些预定义的样式，如在WCDMA小区控: 索中。在不使用所述加扰码生成器时可以将其停用(disable )。例如，才艮才居 本发明的示范性实施例，可以以下列方式将来自码生成器835的十六个码位 施加到八个符号选择单元805a - 805d以及855a - 855d:UroU j。UrUjiLr山jiUr2Ui2Lr2Li2Ur3Ui3Lr3Li3 ， 其中，Urj是针对上处理单元802的第j个实部码位，Uij是针对上处理单元802的第j个虚部码位，Lrj是针对下处理单元801的第j个实部码位， 而Lij是针对下处理单元801的第j个虛部码位。于是，例如，将最初两个码 位Urt和Ui。施加到符号选择单元855a，并将接下来两个码位LK)和Lk)施加 到符号选择单元805a。图10B更详细地说明根据本发明的示范性实施例的符号选择单元805a - 805d和855a- 855d的操作的真值表。每个符号选择单元805a- 805d和 855a- 855d接收来自加-减单元850a- 850d其中一个的和(a+b)输入以及差 (a-b)输入。每个符号选择单元805a - 805d和855a - 855d还接收实部码生成 器位CG(Re)以及虚部码生成器位CG(Im)。作为响应，每个符号选择单元805a -805d和855a- 855d根据所述实部和虛部码生成器位的值产生实部输出 Output(Re)以及虚部输出Output(Im)。例如，如果符号选择单元855a接收输入CG(Re) = Ur0 = 1和输入CG(Im) =Ui。 = 0,则符号选择单元855a的实部和虚部输出为Output(Re) = (-a+b)和 Output(Im) = (-a-b)。本质上，每个元件850a - 850d产生和以及差值(a+b)和 (a-b),接着每个符号选择单元805a - 805d和855a - 855d依赖于相应的实部 和虚部码生成器位的值CG(Re)和CG(Im)而将(a+b)和(a-b)乘以+ l或者-l。
接着将来自每个符号选择单元805和855的实部和虚部输出Output(Re) 和Output(Im)中的每一个施加到第一级加法器810a- 810d和860a - 860d。 例如，将来自符号选择单元805a的实部输出Output(Re)施加到实部(Re) 加法器810a的第一输入端，并将来自符号选择单元805a的虚部输出 Output(Im)施加到虛部(Im)加法器810b的第一输入端。类似地，将来自才寻 号选择单元805b的实部输出Output(Re)施加到实部(Re )加法器810a的第 二输入端，并将来自符号选择单元805b的虚部输出Output(Im)施加到虛部 (Im)加法器810b的第二输入端。接着将由第 一级加法器81 Oa - 81 Od和860a - 860d产生的实部以及虚部 和施加到多工器815a-815b和865a-865b。例如，MUX 815a接收由加法器 810a产生的实部和,并接收由加法器810b产生的虛部和。多工器815a、 815b 和865a、 865b接着将所述实部和或者所述虛部和施加到第二级加法器820a、 820b和870a、 870b。例如，实部(Re )加法器820a从MUX 815a接收由加 法器810a产生的实部和作为第一输入，并从MUX 815b接收由加法器810c 产生的实部和作为第二输入。类似地，虚部(Im)加法器820b从MUX 815a 接收由加法器810b产生的虚部和作为第一输入，并从MUX 815b接收由加 法器810d产生的虛部和作为第二输入。在下处理单元801中，将由实部加法器820a产生的和加到实部累加器 825a中的值上，并将由虛部加法器820b产生的和加到虛部累加器825b中的 值上。在上处理单元802中，将由实部加法器870a产生的和加到实部累加 器875a中的值上，并将由虚部加法器870b产生的和加到虚部累加器875b 中的值上。图IOC描绘流程图1000,其概述了根据本发明的原理的关联单元800 中的处理单元801和802的操作。为简洁起见，将假定在图IOC中讨论下处 理单元801。起初，将四个码片样本从存储器830读入处理单元801 (处理 步骤1005 )。接着，力口-减元件850a- 850d产生和(a+b)值以及差(a-b)值(处 理步骤1010)。根据来自码生成器835的码位修改所述和以及差值的符号。 接着，发生第一级加法(处理步骤1015)。所述第一级加法将来自符号选4奪 单元810a-810d的四个实部输入缩减为两个实部和值，并将来自符号选择 单元810a- 810d的四个虚部输入缩减为两个虚部和-f直。接着，发生第二级加法(处理步骤1020)。所述第二级加法将来自第一 级加法器的两个实部和缩减为一个实部和值，并将来自第一级加法器的两个 虛部和缩减为一个虚部和值。接着单独地累加由第二级加法器产生的所述实部以及虚部和(处理步骤1025 )。最后，当已经将符号中的全部码片加到累 加器825a和825b时，将累加器825a和825b中的值经由总线830写入存储 器830。注意到，根据所使用的无线标准以及所处理的信号的类型，可以存在变 动的扩频因子。例如，如果下处理单元801正在处理WCDMA实施例中来 自专用物理信道(DPCH)的信号，则对每个符号可以仅有八个(8个)码 片。在这样的情况下，每8个码片从累加器825a和825b写出一次数据。与 此同时，上处理单元802可能正在处理WCDMA实施例中使用的公共导频 信道(CPICH)信号。所述CPICH信号使用扩频码O，其对每个符号有256 个码片。在这样的情况下，每256个码片从累加器875a和875b写出一次数 据。图11中描绘了该方案。图11说明根据本发明的一个实施例在WCDMA信号的解扩频期间关联 单元800的数据输出。图11中，下处理单元801正在处理Y吏用8-码片符号 的专用物理信道(DPCH)信号，而上处理单元802正在处理j吏用256-码片 符号的公共导频信道(CPICH)信号。在处理循环l期间，下处理单元801 和上处理单元802各自处理最初四个码片码片0至码片3。如果对每个码片做一次采样，则处理循环1仅需要从存储器830做一次 存储器读循环。如果对每个码片做两次采样(过采样率=2)，则处理循环l 需要从存储器830做两次存储器读循环。如果对每个码片做四次采样(过采 样率=4)，则处理循环1需要从存储器830做四次存储器读循环，依此类 推。在处理循环1的结尾，处理单元801已经将所述结果存储在累加器825a 和825b中，但还没有输出，因为尚未处理完整的8-码片符号。类似地，在 处理循环1的结尾，处理单元802已经将所述结果存储在累加器875a和875b 中，但还没有输出，因为尚未处理完整的256-码片符号。在处理循环2间，下处理单元801和上处理单元802各自处理接下来四 个码片码片4至码片7。在处理循环2的结尾，处理单元801将累加器825a 和825b中的结果输出作为凝:据1，因为已经处理完整的8-码片符号。类似 地，在处理循环2的结尾，处理单元802继续将所述结果存储在累加器875a 和875b中，，但还没有输出，因为尚未处理完整的256-码片符号。
该过程持续总共64个处理循环，处理单元801每当两个循环处理完一 组八个码片就输出结果。在处理完全部256个码片之后，处理单元802 ^又在 处理循环64中输出一次结果，即导频l。图12说明根据本发明的一个实施例在WCDMA小区搜索操作期间图8 中的所述关联单元的数据输出。处理单元801落后4个码片于处理单元802。 换句话说，处理单元802启动处理，而处理单元801落后其至少预定处理循 环，即4个码片。在处理循环1的结尾，处理单元802已经处理最初四个码 片，码片0至码片3，而处理单元801被停用(空闲)。在处理循环2的结尾， 处理单元802已经处理总共8个码片，而处理单元801已经处理总共4个码 片。在处理循环3的结尾，处理单元802已经处理总共12个码片，而处理 单元801已经处理总共8个码片。在处理循环4的结尾，处理单元802已经 处理总共16个码片，而处理单元801已经处理总共12个码片。在处理循环64的结尾，处理单元802已经处理总共256个码片并l命出 结果(即输出1)。与此同时，处理单元801已经处理总共252个码片。在处 理循环65的结尾，处理单元801已经处理总共256个码片并输出结果(即 输出2)。在处理循环65期间，处理单元802被停用(空闲)。换句话-说，4是 前所述至少预定处理循环(即，4个码片)启动处理操作的处理单元802 #皮 停用(空闲)，直到另一个处理子块(即，处理单元801 )在处理子块(即， 处理单元802)的所述处理操作完成之后完成处理操作。有利的是，由于存储器830、码生成器835、以及处理单元801和802 是松散耦合的，可以将这些组件配置用于不同的系统和/或功能。而且，可以 在不使用时单独关闭存储器830、码生成器835、以及处理单元801和802 以节约功率。另外，上述关联单元架构是易伸缩的而且易于复制以实现所需的性能。虽然已经参照示范性实施例描述了本发明，但是本领域冲支术人员可以领 会到各种变更和修改。本发明意图涵盖这样的变更和修改，只要其落入所述 权利要求书的范围。
权利要求
1.一种可重新配置关联单元，用于关联码片样本的序列，所述可重新配置关联单元包括存储器，用于存储所述码片样本的序列；多个加-减元件，其中，每个所述加-减元件能够从所述存储器中的第一码片样本接收多个实部位a并从所述第一码片样本接收多个虚部位b；以及处理单元，包括多个符号选择单元，所述多个符号选择单元中的每一个能够从所述多个加-减元件其中之一接收等于所述多个实部位a与所述多个虚部位b的和a+b的第一输入、以及等于所述多个实部位a与所述多个虚部位b的差a-b的第二输入，而且其中，所述每个符号选择单元生成实部输出和虚部输出，其中，所述实部输出和所述虚部输出的每一个等于以下其中之一1)乘以+1和-1其中之一的所述和a+b、以及2)乘以+1和-1其中之一的所述差a-b。
2. 如权利要求1中所述的关联单元，进一步包括码生成器，其用于生 成码位的序列，其中，所述每个符号选择单元接收来自所述序列的实部码位 和虛部码位，而且其中，所述实部和虛部码位确定所述每个符号选4奪单元的 实部输出值和虚部输出值。
3. 如权利要求2中所述的关联单元，其中，所述处理单元进一步包括 第一加法器级，其包括第一多个实部加法器和第一多个虚部加法器。
4. 如权利要求3中所述的关联单元，其中，每个所述第一多个实部加 法器接收从所述多个符号选择单元其中 一个输出的第一实部输出、以及从所 述多个符号选择单元其中另 一个输出的第二实部输出，并产生实部和输出。
5. 如权利要求4中所述的关联单元，其中，每个所述第一多个虚部加 法器接收从所述多个符号选择单元其中一个输出的第一虚部输出、以及从所 述多个符号选择单元其中另一个输出的第二虚部输出，并产生虚部和输出。
6. 如权利要求5中所述的关联单元，其中，所述处理单元进一步包括 第二加法器级，其包括至少一个实部加法器和至少一个虚部加法器。
7. 如权利要求6中所述的关联单元，其中，所述第二级中的所述至少 一个实部加法器中的每一个接收从所述第一多个实部加法器其中一个输出 的第 一实部和输出、以及从所述第 一多个实部加法器其中另 一个输出的第二 实部和输出，并产生实部和输出。
8. 如权利要求7中所述的关联单元，其中，所述第二级中的所述至少 一个虚部加法器中的每一个接收从所述第 一多个虚部加法器其中 一个输出 的第 一虚部和输出、以及从所述第 一多个虚部加法器其中另 一个输出的第二 虚部和输出，并产生虚部和输出。
9. 如权利要求8中所述的关联单元，其中，所述处理单元进一步包括 第一累加器，其能够接收并累计来自所述第二级中的所述至少一个实部加法 器的实部和输出。
10. 如权利要求9中所述的关联单元，其中，所述处理单元进一步包括 第二累加器，其能够接收并累计来自所述第二级中的所述至少一个虚部加法 器的虚部和输出。
11. 如权利要求1至10之一中所述的关联单元，其中，将所述用于关 联码片样本的序列的可重新配置关联单元应用于包含可重新配置数据处理 器的软件定义无线电SDR系统。
12. 如权利要求1中所述的关联单元，其中，所述处理单元包括两个处 理子块，用于执行相同的处理操作。
13. 如权利要求12中所述的关联单元，其中，所述两个处理子块之一 启动处理操作，而另一个处理子块落后至少预定处理循环。
14. 如权利要求13中所述的关联单元，其中，所述提前所述至少预定 处理循环启动处理操作的一个处理单元被停用，直到另一个处理子块在所述 一个处理子块的所述处理操作完成之后完成处理操作。
15. —种可重新配置单元，用于处理多个上下文指令，所述可重新配置 单元包括多个处理器，用于执行每个预定特定上下文指令；程序存储器，用于存储来自外部控制线的控制程序；序列器，用于从所述程序存储器取得程序指令，将上下文排序并将所述 经排序的上下文作为重新配置位发送到所述多个处理器中相应的处理器；以 及连接在所述多个处理器的每一个与外部数据总线之间的互连构造，用于 将数据从所述数据总线发送到所述多个处理器中相应的处理器。
16. 如权利要求15中所述的可重新配置单元，进一步包括位于所述控制线与所述程序存储器之间、以及所述控制线与所述序列器之间的緩冲器。
17. 如权利要求15中所述的可重新配置单元，进一步包括位于所述数据总线与所述互连构造之间的緩冲器。
18. 如权利要求15中所述的可重新配置单元，其中，在软件定义无线 电SDR系统中执行所述可重新配置单元。
19. 如权利要求18中所述的可重新配置单元，其中，所述多个处理器 其中之一执行处理基带信号的上下文有关的指令。
20. 如;f又利要求18中所述的可重新配置单元，其中，所述多个处理器 其中之一执行充当存储器控制器的上下文有关的指令。
21..如权利要求18中所述的可重新配置单元，其中，所述多个处理器 其中之一执行完成用于多媒体应用的MPEG-4处理的上下文有关的指令。
22. —种用于在软件定义无线电SDR系统中关联码片样本的序列的方 法，包括从存储在存储器中的第 一码片样本读取多个实部位a并从所述第 一码片 样本读取多个虛部位b;利用多个加-减元件生成所述多个实部位a与所述多个虛部位b的和 a+b、以及所述多个实部位a与所述多个虛部位b的差a-b;利用多个加-减元件生成等于将和a+b乘以从码生成器生成的码位+1和 -1其中之一的实部输出、以及等于将差a-b乘以码位+l和-1其中之一的虚部 输出；作为第一级加法，对由所述多个加-减元件中的每一个生成的所述实部 输出的第 一实部输出做加法，对由所述多个加-减元件中的每一个生成的所 述虚部输出的第一虚部输出做加法，对由所述多个加-减元件中的每一个生 成的所述实部输出的第二实部输出做加法，对由所述多个加-减元件中的每 一个生成的所述虛部输出的第二虚部输出做加法；作为第二级加法，对所述加法得到的第一实部输出和所述加法得到的第二实部输出做加法并生成最终实部输出，而且对所述加法得到的第一虚部输 出和所述加法得到的第二虚部输出做加法并生成最终虚部输出；以及对组成预定符号的全部码片样本单独地累加所述最终实部输出和所述 最终虚部输出中的每一个，并输出所述累加的结果作为关联结果。
23. 如权利要求22中所述的方法，其中，所述码片样本是组成通过专用物理信道DPCH接收的符号的8个码片样本。
24. 如权利要求22中所述的方法，其中，所述码片样本是组成通过公 共导频信道CPICH接收的符号的256个码片样本。
25. 如权利要求23或权利要求24中所述的方法，其中，所述多个加-减元件是4个元件。
全文摘要
一种用于关联码片样本的序列的可重新配置关联单元，包括1)存储器，用于存储所述码片样本；2)多个加-减元件，每个加-减元件从第一码片样本接收多个实部位a以及多个虚部位b；以及3)多个符号选择单元。每个符号选择单元从一个加-减元件接收等于所述实部位a与所述虚部位b的和(a+b)的第一输入、以及等于所述实部位a与所述虚部位b的差(a-b)的第二输入。每个符号选择单元生成实部输出和虚部输出，其分别等于以下其中之一1)乘以+1和-1其中之一的和(a+b)、以及2)乘以+1和-1其中之一的差(a-b)。
文档编号H04L27/06GK101120562SQ200680005101
公开日2008年2月6日 申请日期2006年2月17日 优先权日2005年2月17日
发明者伊兰·皮塞克, 焱 王, 贾斯明·奥兹 申请人:三星电子株式会社