专利名称：在固定速率取样模式下使用同步取样设计的方法
技术领域：
本申请大体上涉及处理射频信号的设备，诸如电视信号处理设备。更具体地，本申请尤其可用于结合了以必须适合用于固定速率取样模式应用的同步取样模式进行操作的电路的集成电路。
背景技术：
本申请大体上涉及处理射频信号的设备，诸如电视信号处理设备。更具体地，本申请尤其可用于必须结合以必须适合用于固定速率取样模式应用的同步取样模式进行操作的电路的集成电路。
典型地，现代信号处理设备包括信号处理电路，用于处理诸如NTSC、ATSC、QAM等大量信号格式、或卫星星号。典型地，这样的信号处理设备包括各种组件，诸如调谐器，用于从由设备接收到的多个信号或信道中选择特定信号或信号。为了处理诸如ATSC或卫星信号等数字信号，信号处理电路，尤其是调谐器，必须利用高速数字电路执行这些功能。部分数字信号处理设备以同步取样模式进行操作，其中A/D转换器获取与数字符号位置一致的样本。利用解调器来计算数字符号以及随后的取样频率，并且从解调器输出速率控制信号，以控制A/D的取样速率。也能够利用A/D转换器、以固定时间间隔获取样本。
通常，在时间和费用方面的主要设计改变在于对最初用于以同步取样模式进行操作的设计进行转换，以在固定速率取样模式下操作。这主要是由于在设计中要向所有存储元件提供使能信号的需要。使能信号是设计中所需的，以便识别何时处理将要进行，因为解调器以高速运行，且并非每个时钟信号均伴随有数字符号。通常，需要彻底了解原始设计，以实现设计改变，并需要执行再验证。在设计重用的情况下，将有利于引入预处理块，所述块可以将固定速率的样本转换为同步样本，需要必要的使能线。
此外，在数字信号处理应用中，典型地，存在许多用于驱动处理电路的不同时钟。典型地，这些时钟源自于锁相环(PLL)。当通过A/D转换器收集数据时，随着高速A/D转换器对时钟抖动变得敏感，利用PLL为A/D转换器提供时钟可能会降低其性能，。当使用外部时钟驱动A/D转换器时，出现同步问题，因为A/D时钟和PLL输出时钟之间未知的相位。过去，对于参考时钟和PLL时钟线，设计人员使用了时钟再同步装置或背对背触发器。此解决方案基于“不良相位”仅有时发生的假设。然而，如果系统在“不良相位”的情况下启动，则将继续以不良相位持续操作。这导致了数据锁存，并使系统进入不稳定状态。因此，背对背触发器方案的鲁棒性是成问题的。理想地是，实现一种由数字信号处理电路使用的、与PLL输出时钟同步的A/D时钟，利于锁存A/D输出并防止与时钟抖动相关的问题。
发明内容
根据本发明的一个方面，提出了一种信号处理设备，包括固定速率数字信号源；信号处理器，以同步取样模式操作，用于产生代表符号速率的控制信号；以及插值器，响应控制信号，用于对固定速率数字信号进行处理，以便按照符号速率产生样本。
参考以下结合附图对本发明实施例的描述，本发明的上述和其它特征和优点、以及其实现方式将变得显而易见，并将更好地理解本发明，其中图1是根据本发明典型实施例的电视信号处理设备的方框图；图2是利用根据固定速率取样模式进行操作的A/D转换器的数字信号处理电路、以及根据同步取样模式进行操作的随后的信号处理电路的典型实施例的方框图；图3是根据本发明典型实施例的时钟发生器电路的方框图；图4是根据本发明典型实施例的时钟发生器的时钟分割器电路的图；图5是根据本发明典型实施例的时钟分割器电路的时序图。
具体实施例方式
这里所述的范例示出了本发明的优选实施例，并不将此范例视为以任何方式对本发明的范围进行限制。
参照图1，示出了电视信号处理设备100的典型实施例的方框图。在图1中，电视信号处理设备100包括信号接收装置，诸如信号接收元件110；调谐装置，诸如调谐器130；解调装置，诸如解调器140；解码装置，诸如解码器170；处理装置和存储装置，诸如处理器和存储器180；音频放大装置，诸如音频放大器190；音频输出装置，诸如扬声器135；视频处理装置，诸如视频处理器145；以及诸如显示器155的可视输出装置、电源125、响应于处理器和存储器180的开关115。例如，部分前述元件可以利用集成电路(IC)来具体实现。为了描述的清晰性，包括控制信号的电视信号处理设备100的某些传统元件可能未在图1中示出。根据典型实施例，电视信号处理设备100可以接收和处理模拟和/或数字格式的信号。
信号接收元件110用于接收来自诸如射频广播信号传输源、或有线电视传输等信号源的、包括音频、视频和/或辅助数据的信号。信号接收元件110可以具体实现为诸如天线、输入端子等任何信号接收元件或其它元件。
调谐器130用于对包括音频、视频和/或辅助数据信号的信号进行调谐。因此，调谐器130可以对电视信号处理设备100的主图像的信号进行调谐。根据典型实施例，电视信号处理设备100还可以包括画中画(PIP)功能，其中，第一频道包括针对主图像的音频和/或视频信号，而第二频道(未示出)包括针对PIP功能的音频和/或视频信号。解调器140用于对调谐器130提供的信号进行解调，并可以对模拟和/数字传输格式的信号进行解调。
解码器170用于对解调器140提供的包括音频、视频和/或辅助数据信号的信号进行解码。根据典型实施例，解码器170对表示节目指南数据的数字数据、或指示紧急事件的紧急告警信号进行解码。解码器170还可以执行其它解码功能，诸如对表示辅助数据信号、包括在模拟电视信号的垂直消隐区间(VBI)的数据进行解码。
处理器和存储器180用于执行电视信号处理设备100的各种处理、控制和数据存储功能。根据典型实施例，处理器180用于对解码器170提供的音频和视频信号进行处理，例如，可以执行诸如国家电视制式委员会(NTSC)信号处理等模拟处理，以及/或者可以执行诸如运动图像专家组(MPEG)处理等数字处理。
处理器和存储器180还用于从解码器170接收辅助数据信号，并根据所接收的辅助数据，确定需要何种动作。例如，如果接收到EPG数据，则处理器180可以决定对EPG数据进行分类，并将该数据存储在处理器的相关存储器180中。如果处理器180接收到与电视信号处理设备100的紧急告警功能相关的辅助数据，则其可以将紧急告警信号中的数据与存储在存储器180中的用户设置数据进行比较，以确定是否激活紧急告警功能以激活紧急告警信号。
音频放大器190用于对处理器180提供的信号进行放大。扬声器135用于对音频放大器190提供的已放大音频信号进行听觉上输出。
视频处理器145用于对处理器180提供的视频信号进行处理。根据典型实施例，这样的视频信号可以包括基于包含在所接收到的辅助数据信号的数据的信息，诸如EPG信息或紧急告警信息。视频处理器145可以包括实现封闭字幕显示的封闭字幕电路。显示器155用于提供与视频处理器145提供的已处理信号相对应的可视显示。
参照图2，示出了包括根据固定速率取样模式进行操作的A/D转换器220的数字信号处理电路、以及根据同步取样模式进行操作的诸如解调器240等随后的信号处理电路的典型实施例的方框图。数字信号处理电路还包括调谐器210、插值器230、时钟发生器260、锁相环(PLL)250以及固定速率时钟270。
在图2所示的典型实施例中，调谐器210输出中频(IF)模拟信号。A/D转换器220以固定取样速率获取IF模拟信号的样本。利用固定速率时钟270，以与输入到A/D转换器220的数字时钟信号相对应的时间，获取这些固定速率样本。利用插值器230，以固定速率读取所述固定速率样本，并利用插值器230存储离散样本数目，样本数目取决于插值器230所使用的插值方法。
然后，插入已插值的样本，以便根据来自解调器240的速率控制信号，在插值器230中、以符号速率或其任一整数倍来产生样本。在同步取样模式的操作中，速率控制信号最初可以用于控制电压可控振荡器(VCXO)的频率。同样，对插值器230进行设计，从而使其速率控制输入具有模仿去往VCXO的速率控制信号对传递到解调器240的数据样本的作用的效果。插值器230利用固定速率时钟270进行操作，而解调器240以由时钟发生器260产生的突发(burst)时钟进行操作。当插值器230中存在准备好由解调器240进行处理的样本时，由插值器230启动突发时钟。可能存在一个以上的由时钟发生器260产生的、去往解调器240和随后的同步取样模式电路的时钟频率。针对从插值器230中提取的每个符号，允许所有这些时钟运行1个符号的时间。例如，针对从插值器230中得到的每个符号，将允许以8倍于符号速率运行的时钟运行8个周期。
参照图3，示出了根据本发明典型实施例的时钟发生器电路300的方框图。在图3中，时钟发生器电路300包括A/D转换器310、PLL350、时钟分割器360、以及解调器340。时钟分割器360用于使由PLL产生的时钟和参考时钟同步(这在图4的描述中进一步得到解释)，以及创建要由随后的信号处理电路所使用的同步时钟信号的整数倍。
参照图4，示出了根据本发明典型实施例的时钟发生器的时钟分割器电路400的图。在图4中，时钟分割器电路400包括多个D触发器405、410、415、420、425、460、465、470；多个与门430、435、440、445；多个或门450、455。在图4所示的本发明典型实施例中，5个D触发器405、410、415、420和425用于创建针对参考时钟的延迟线。PLL时钟用于使延迟线的状态提前。包括与门430、435、440、445和或门450、455的逻辑元件组用作对延迟线405、410、415、420、425的不同输出级进行比较的装置。例如，为了产生1X时钟，使用逻辑元件组430、435、440、445、450、455，对第一D触发器405、第二D触发器410、第四D触发器420和第五D触发器的输出的状态进行比较。然后，使1X时钟通过最后的D触发器460，以完成参考时钟与PLL时钟的同步。
参照图5，示出了根据本发明典型实施例的时钟分割器电路的时序图。所示时序图表示在图4的时钟分割器电路400上、在所指示的点处的信号状态。
尽管已经对具有优选设计的本发明进行了描述，但在此公开的精神和范围内，可以对本发明进行进一步修改。因此，本申请用于覆盖使用其一般原理对本发明进行的各种变更、使用或修改。此外，此申请用于覆盖在本发明所属的现有技术中已知或传统作法的范围内出现的与本公开的这种偏离，且其落入所附权利要求的限制内。
权利要求
1.一种信号处理设备，包括固定速率数字信号源；信号处理器，以同步取样模式操作，用于产生表示符号速率的控制信号；以及插值器，响应控制信号，用于对固定速率数字信号进行处理以便按照所述符号速率来产生样本。
2.根据权利要求1所述的信号处理设备，其特征在于所述插值器通过对大量与符号位置相邻的固定速率样本进行插值、计算在所述符号位置处的符号值，对固定速率数字信号进行处理，以便按照所述符号速率来产生样本。
3.根据权利要求1所述的信号处理设备，其特征在于所述固定速率数字信号源是模拟到数字转换器；
4.根据权利要求1所述的信号处理设备，其特征在于所述插值器是三次插值器。
5.根据权利要求1所述的信号处理设备，其特征在于所述插值器是线性插值器。
6.根据权利要求1所述的信号处理设备，其特征在于所述插值器是分段抛物线型插值器。
7.根据权利要求1所述的信号处理设备，其特征在于所述插值器处于集成电路的内部。
8.根据权利要求1所述的信号处理设备，其特征在于所述插值器是利用软件来实现的。
9.一种信号处理方法，包括以下步骤以固定时间速率接收多个数字值；接收来自以同步取样模式操作的信号处理器中的控制信号；以及通过对来自多个数字值的信号电平进行插值，计算信号电平。
10.根据权利要求9所述的方法，其特征在于来自所述信号处理器的所述控制信号是符号速率。
11.根据权利要求9所述的方法，其特征在于多个固定时间速率处的数字值源是模拟到数字转换器。
12.根据权利要求9所述的方法，其特征在于所述通过对来自多个数字值的信号电平进行插值来计算信号电平的步骤是利用三次插值器来执行的。
13.根据权利要求9所述的方法，其特征在于所述通过对来自多个数字值的信号电平进行插值来计算信号电平的步骤是利用线性插值器来执行的。
14.根据权利要求9所述的方法，其特征在于所述通过对来自多个数字值的信号电平进行插值来计算信号电平的步骤是利用分段多项插值器来执行的。
15.一种信号处理设备，包括模拟信号源；模拟到数字转换器，用于将模拟信号转换为固定速率数字信号；解调器，以同步取样模式进行操作；处理器，用于产生表示符号速率的控制信号；以及插值器，响应所述控制信号，通过对大量与符号位置相邻的固定速率样本进行插值、计算在所述符号位置处的符号值，对固定速率数字信号进行处理，以便按照所述符号速率产生样本，并向解调器输出所述样本。
16.根据权利要求15所述的信号处理设备，其特征在于所述插值器是三次插值器。
17.根据权利要求15所述的信号处理设备，其特征在于所述插值器是线性插值器。
18.根据权利要求15所述的信号处理设备，其特征在于所述插值器是分段抛物线型插值器。
19.根据权利要求15所述的信号处理设备，其特征在于所述插值器处于集成电路内部。
20.根据权利要求15所述的信号处理设备，其特征在于所述插值器是利用软件来实现的。
全文摘要
本申请大体上涉及处理射频信号的设备，诸如电视信号处理设备。更具体地，本申请尤其可用于必须结合以必须适合于与固定速率取样模式应用的同步取样模式操作的电路的集成电路。根据典型实施例，电视信号处理设备100包括固定速率数字信号源220；信号处理电路240，以同步取样模式进行操作，其中信号处理电路240包括表示符号速率的信号；插值器230，用于对固定速率数字信号进行处理，以按照符号速率产生样本。
文档编号H04N5/44GK1723444SQ200480001931
公开日2006年1月18日 申请日期2004年1月20日 优先权日2003年1月17日
发明者亚伦·布耶 申请人:汤姆森许可贸易公司