专利名称：实现高分辨率数字信号显示电路的利记博彩app
技术领域：
本实用新型涉及一种数字信号显示电路，具体地说是利用FPGA可编程处理芯片实现2048*2048高分辨率的电路设计。
背景技术：
目前随着数字电视的普及，真正可以体现数字电视优势的高分辨率显示终端设备将逐步取代现有的模拟电视。
现有的数字放映机以及高分辨率显示终端，如LCOS、LCD、PDP、DLP液晶显示器和大屏幕LED电视墙等均已能够支持1920*1080的分辨率，而且达到更高分辨率的技术已呈现越来越高的发展态势。例如，美国德州仪器公司已推出2048*1080分辨率的DMD显示终端。
要获得性能更为优越的高清晰度、高画质的画面，需要设计有与这种高分辨率显示器件相适应的、能够处理并输出高分辨率格式信号的电路设计。但是目前基于通用SCALER信号缩放芯片的电路设计方案，其输出能力一般最高仅能达到UXGA水平的分辨率(即1920*1080)。现有数字信号显示电路尚未达到2048*2048高分辨率的处理能力。
发明内容
本实用新型所述实现高分辨率数字信号显示电路，其目的在于解决上述现有技术的不足，提供一种利用FPGA可编程处理芯片实现2048*2048高分辨率的电路设计。
本实用新型所述的实现高分辨率数字信号显示电路，主要包括有5片FPGA可编程处理芯片和2片SCALER信号放大芯片。其中，所述的数字信号显示电路，输入信号和控制信号输入至第一FPGA芯片，第一FPGA芯片输出端连接第一信号放大芯片SCALER1、以及第二FPGA芯片。
第二FPGA芯片的输出端连接信号第二放大芯片SCALER2。
输入第一FPGA芯片的图象，被第一和第二FPGA芯片分成两帧同步的图象。所述的第一和第二FPGA芯片具有若干个重叠象素，这主要是为了避免在下一步的信号放大处理中产生边缘效应。
上述由第一和第二FPGA芯片分别输出给第一和第二信号放大芯片的两帧图象经放大处理后形成最终分辨率为2048*2048的输出图象。而且同时输出给由第三、第四和第五FPGA芯片构成的图象重合整理电路中进行合成，并去掉左、右画面中重合的象素点，输出一帧分辨率为2048*2048的完整图象。
此时即完成对输入信号处理成分辨率为2048*2048的数字信号显示的全部工作流程。
如上所述，本实用新型所述的实现高分辨率数字信号显示电路，可以在保证清晰度和画面质量的前提下，实现2048*2048高分辨率数字信号输出，性能较为稳定和可靠。
图1是本实用新型所述显示电路示意图；图2是输入至FPGA芯片U1高分辨率格式的一帧图象；图3是图2图象由FPGA芯片U1中输入的左半部分；图4是图2图象由FPGA芯片U2中输入的右半部分；图5是分别由信号放大芯片SCALER1、SCALER2放大处理后的图象；图6是图5所示左、右两帧图象重合整理后的完整图象。
具体实施方式
如图1所示，本实用新型所述的实现高分辨率数字信号显示电路，主要包括有5片FPGA可编程处理芯片和2片SCALER信号放大芯片。具体地，所述的数字信号显示电路，输入信号Y/C和控制信号输入至FPGA芯片U1。FPGA芯片U1的输出端连接信号放大芯片SCALER1，FPGA芯片U1同时将部分处理的图象输出给FPGA芯片U2。
FPGA芯片U2的输出端连接信号放大芯片SCALER2。
如分辨率为1920*1080P、刷新频率为60HZ的输入信号，输入至FPGA芯片U1高分辨率格式的一帧图象，如图2所示。
上述一帧图象通过FPGA芯片U1和U2分成两帧同步的图象，FPGA芯片U1中输入的是图象的左半部分，如图3所示。
FPGA芯片U2中输入的是图象的右半部分，如图4所示。
FPGA芯片U2的输出端连接信号放大芯片SCALER2。
比较FPGA芯片U1、U2分别输入处理的左、右两帧同步的图象，其具有12个象素的重叠，这主要是为了避免在下一步的信号放大处理中产生边缘效应。
上述由FPGA芯片U1、U2分别输出给信号放大芯片SCALER1、SCALER2的两帧图象经放大处理后，形成最终分辨率为2048*2048的输出图象，如图5所示，所述左、右两帧图象的象素表现相同如上所示的左、右两帧图象，同时输出给由3片FPGA芯片构成的图象重合整理电路中进行合成，并去掉左、右画面中重合的象素点，输出一帧分辨率为2048*2048的完整图象，如图6所示。
此时即完成对输入分辨率1920*1080、刷新频率为60HZ的信号，处理成分辨率为2048*2048的数字信号输出。
权利要求1.一种实现高分辨率数字信号显示电路，其特征在于所述的电路主要包括有5片FPGA可编程处理芯片和2片SCALER信号放大芯片；其中，所述电路中接收输入信号的第一FPGA芯片连接第一信号放大芯片SCALER1和第二FPGA芯片；第二FPGA芯片的输出端连接信号第二放大芯片SCALER2。
2.根据权利要求1所述的高分辨率数字信号显示电路，其特征在于所述电路中的第一和第二信号放大芯片的输出端分别连接由第三、第四和第五FPGA芯片构成的图象重合整理电路。
专利摘要本实用新型所述实现高分辨率数字信号显示电路，提供一种利用FPGA可编程处理芯片实现2048＊2048高分辨率的电路设计。所述的电路主要包括有5片FPGA可编程处理芯片和2片SCALER信号放大芯片。所述的实现高分辨率数字信号显示电路，可以在保证清晰度和画面质量的前提下，实现2048＊2048高分辨率数字信号输出，性能较为稳定和可靠。
文档编号H04N7/015GK2704986SQ20032010772
公开日2005年6月15日 申请日期2003年12月18日 优先权日2003年12月18日
发明者王伟, 曹建伟, 刘影疏, 迟洪波 申请人:海信集团有限公司