专利名称：用于输出数据的转换速度控制方法和系统的利记博彩app
技术领域：
本发明涉及一种用于输出数据的转换速度控制方法和系统，更具体地说，本发明涉及基于两个电源之间的电位差的比较结果而执行的用于输出数据的转换速度控制方法和系统，其中一个电源为用于输出缓冲器中输出的电源(VDDQ)，而另一个电源为在布置于动态随机存取存储器(SDRAM)等的前级中的电路中内部使用的电源(VDD)。
本发明申请要求于2002年10月10日申请的日本专利申请No.2002-298009的优先权，在这里合并参考所述专利申请No.2002-298009的内容。
现有技术的描述为了使从输出缓冲器(诸如SDRAM等)中输出的数据由接收部分准确地识别，噪声容限必须是高的，并且保存重要数据的时期比率(有效期限)必须是大的，并且使用数据窗作为显示该程度的概念，。另外，为了使有效期限更长，输出数据必须在其高电平和低电平之间具有平衡，并且过渡部分的斜度必须是大的。通常，当数据选通信号(DQS)与数据输出(DQ)之间的歪斜更小时，数据窗会变得更好。
为了延长输出数据的有效期限而进行的数据的转换速度的控制在改进数据窗方面是有效的。按照惯例，通常所述的数据转换速度的控制是以预定的固定方式并根据外部设定而执行的。(尽管在现有技术中上的测量是在常规努力的范围内执行测量的，但是没有获得关于上述相关技术的具体描述内容的参考信息)。
然而，与其他装置相关的因素(诸如电源电压方面的改变)会导致输出数据的有效期限变化。例如，如果在用于向产生输出数据的输出缓冲器输出电力的电源(VDDQ)与用于从内部向布置于输出缓冲器前级中的电路供应电力的电源(VDD)之间的电位差发生变化，那么输出数据的有效期限会变短。
也就是说，存在这样一个问题，即，在具有包括用于输出的电源和内部使用的电源两种类型电源或两种以上类型电源的装置中，当由于操作期间的内在因素或外在因素导致与初始电位差不同的电位差出现在用于输出的电源和内部使用的电源之间时，由于在已经出现电位差的状态下没有基于适当设定的转换速度的控制(或速度控制)，因此使输出的数据窗恶化。
发明概述由于上述问题，本发明的一个目的是提供一种用于输出数据的转换速度控制方法和系统，所述方法和系统能够在操作期间检测具有两种或多种类型电源的装置中的多个电源之间的电位差并且能够根据电位差的检测结果实施最佳转换速度控制，从而改进能够进行高速数据传输的数据窗。
依照本发明的第一方面，提供一种用于输出数据的转换速度控制方法，所述方法包括这样的步骤，即，以指定定时对在两个或多个电源之间的电位差进行抽样以产生信号，变化趋势所述信号每个都表示电位差中变化趋势，以及基于每一个表示电位差中变化趋势的信号改变在输出数据升高或降低时出现的过渡速度。
依照本发明的第二方面，提供了一种用于输出数据的转换速度控制方法，所述方法包括
电位差检测电路，所述电位差检测电路用于检测第一电源和第二电源之间的电位差的降低从而以指定定时产生第一信号，以及用于检测第一电源和第二电源之间的电位差的增加从而以指定定时产生第二信号；以及转换速度控制电路，用于当所述第一信号显著时实施控制从而增大在输出数据下降时出现的过渡速度，并且当所述第二信号显著时实施控制从而增大在输出数据上升时进行的过渡速度以产生输出数据。
在前述第二方面中，优选的模式为，所述电位差检测电路包括用于当所述第一电源与所述第二电源之间的电位差变为预定值或更小时产生输出的第一差分放大电路、用于以指定定时闭锁来自于所述第一差分放大电路的输出并用于产生所述第一信号的第一抽样电路、用于当所述第一电源与所述第二电源之间的电位差变为预定值或更大时产生输出的第二差分放大电路以及用于闭锁来自于所述第二差分放大电路的输出并用于产生所述第二信号的第二抽样电路。
另一个优选模式为，在所述电位差检测电路中，产生所述第一或第二信号的指定定时为接收外部指令的定时。
另一个优选模式为，所述外部指令为以下至少一种存储器中的写指令和读取指令、用于为启动SDRAM中的行系统提供指示的ACTIVE指令、用于为操作模式设定寄存器的设定提供指示的MRS(模式寄存器设定)指令、以及用于为扩展操作模式设定寄存器的设定提供指示的EMRS(扩展模式寄存器设定)指令。
另一个优选模式为，在所述电位差检测电路中，产生所述第一或第二信号的指定定时为这样的定时，即，当接收到用于为操作模式设定寄存器的设定提供指示的所述MRS指令或用于为扩展操作模式设定寄存器的设定提供指示的所述EMRS指令时设定在另一个寄存器处的定时。
另一个优选模式为，所述转换速度控制电路包括驱动器电路和输出缓冲器电路，所述驱动器电路用于当所述第一信号显著时在所述第一和第二输出数据上实施控制从而增大在输出数据下降时出现的过渡速度，并且用于当所述第二信号显著时实施控制从而增大在输出数据上升时出现的过渡速度并产生第一和第二输出数据，所述输出缓冲器电路用于当第一和第二输出数据都处于低电平时产生高电平输出以及当第一和第二输出数据都处于高电平时产生低电平输出。
另一个优选模式为，所述转换速度控制电路包括逻辑操作电路和选择器电路，其中所述逻辑操作电路具有第一逻辑装置，所述第一逻辑装置用于当输出缓冲器处于起动状态时传播和输出在外部时钟上升时被输出的数据信号，并且当所述输出缓冲器处于非起动状态时，它的输出始终处于高电平；第二逻辑装置，所述第二逻辑装置用于当输出缓冲器处于起动状态时传播和输出在外部时钟下降时被输出的数据信号，并且当所述输出缓冲器处于非起动状态时，它的输出始终处于高电平；第三逻辑装置，所述第三逻辑装置用于当输出缓冲器处于起动状态时传播和输出在外部时钟上升时被输出的数据信号，并且当所述输出缓冲器处于非起动状态时，它的输出始终处于低电平；以及第四逻辑装置，所述第四逻辑装置用于当输出缓冲器处于起动状态时传播和输出在外部时钟下降时被输出的数据信号，并且当所述输出缓冲器处于非起动状态时，它的输出始终处于低电平，所述选择器电路能够根据用于输出的补充时钟信号从来自于第一逻辑装置中的输出和来自于第二逻辑装置中的输出中选择输出并产生所述第一输入数据，以及能够根据用于输出的补充时钟信号从来自于第三逻辑装置中的输出和来自于第四逻辑装置中的输出中选择输出并产生所述第二输入数据。
构造对于上述构造，由于通过在SDRAM等的输出缓冲器中执行所述转换速度控制的部分中包含了电位差检测电路并且通过利用用于输出的电源VDDQ和内部使用的电源VDD之间的电位差的对比结果而实现转换速度控制，因此即使在包含每个VDDQ和VDD的最小/最大值的组合的最坏条件下，也能改进输出窗并可进行稳定的高速数据传输。
附图的简要说明从以下结合附图所作出的详细描述中将明白本发明的上述和其他目的、优点和特征，其中
图1A和1B是框图，示出了本发明第一实施例所涉及的用于执行用于输出数据的转换速度控制方法的电路的基本构造构造；图2是图表，用于解释本发明第一实施例所涉及的用于执行用于输出数据的转换速度控制方法所执行的操作；图3是图表，示出了本发明第一实施例所涉及的VDD-VDDQ电位差检测电路的具体构造；图4是图表，示出了当利用第一实施例的转换速度控制方法以实现DDR(双倍数据传输速率)SDRAM的输出数据上的控制时所使用的转换速度控制电路和输出缓冲器电路的具体构造；图5是图表，用于解释使用图4中所示的电路构造的用于执行用于输出数据的转换速度控制方法所执行的操作；图6是图表，示出了当VDD最小时出现的tDQSQ值(用于表示输出数据窗改进程度的交流电特征值)的改进，所述tDQSQ值是通过本发明第一实施例的用于输出数据的转换速度控制方法获得的；以及图7是图表，示出了当VDD最大时出现的tDQSQ值的改进，所述tDQSQ值是通过本发明第一实施例的用于输出数据的转换速度控制方法获得的。
优选实施例的详细描述下面将参照附图使用各种实施例进一步详细地描述实现本发明的最佳模式。
第一实施例图1A和1B是框图，示出了本发明第一实施例所涉及的用于执行用于输出数据的转换速度控制方法的电路的基本构造。图2是图表，用于解释本发明第一实施例所涉及的用于执行用于输出数据的转换速度控制方法所执行的操作。图3是图表，示出了本发明第一实施例所涉及的VDD-VDDQ电位差检测电路的具体构造。图4是图表，示出了当利用第一实施例的转换速度控制方法以实现DDR(双倍数据传输速率)SDRAM的输出数据上的控制时所使用的转换速度控制电路和输出缓冲器电路的具体构造。图5是图表，用于解释使用图4中所示的电路构造的用于执行用于输出数据的转换速度控制方法所执行的操作。图6是图表，示出了当VDD最小时出现的tDQSQ值(用于表示输出数据窗改进程度的交流电特征值)的改进，所述tDQSQ值是通过本发明第一实施例的用于输出数据的转换速度控制方法获得的。图7是图表，示出了当VDD最大时出现的tDQSQ值的改进，所述tDQSQ值是通过本发明第一实施例的用于输出数据的转换速度控制方法获得的。
基本构造图1A示出了第一实施例所涉及的用于执行用于输出数据的转换速度控制方法的VDD-VDDQ电位差检测电路。1B示出了第一实施例所涉及的用于执行用于输出数据的转换速度控制方法的转换速度控制电路。
如图1A中所示的，VDD-VDDQ电位差检测电路1主要包括差分放大器11和12以及闩锁电路13和14。当内部使用的电源VDD与用于输出的电源VDDQ之间的电位差变为给定值或更小时，差分放大器11产生低电平输出，并且闩锁电路13随定时脉冲WT闭锁来自于差分放大器11的输出并输出低电平信号SLP。当内部使用的电源VDD与用于输出的电源VDDQ之间的电位差变为给定值或更大时，差分放大器12产生高电平输出，并且闩锁电路14随定时脉冲WT闭锁来自于差分放大器12的输出并输出高电平信号SLN。
如图1B中所示的，转换速度控制电路2主要包括驱动电路3和输出缓冲器电路4。驱动电路3具有第一驱动电路36和第二驱动电路312，所述第一驱动电路36适合于通过变换器31、PMOS(P-沟道金属氧化物半导体)晶体管32以及NMOS(N-沟道金属氧化物半导体)晶体管33接收数据DATAPj和产生输出信号DOPj_B，并且适合于通过改变使用信号SLP的PMOS晶体管34的驱动能力与使用信号SLN的NMOS晶体管35的驱动能力之间的比率而执行输出信号DOPj_B上的速度(定定时)校准，所述第二驱动电路312适合于通过变换器37、PMOS晶体管38以及NMOS晶体管39接收数据DATANj和产生输出信号DONj_B，并且适合于通过改变使用信号SLP的PMOS晶体管310的驱动能力与使用信号SLN的NMOS晶体管311的驱动能力之间的比率而执行输出信号DONj_B上的速度(定定时)校准。而且，输出缓冲器电路4具有PMOS晶体管41和NMOS晶体管42，所述PMOS晶体管41适合于通过它的门接收输出信号DOPj_B以及在外端子DQj处产生输出，所述NMOS晶体管42适合于通过它的门接收输出信号DONj_B以及在外端子DQj处产生输出。
接下来，将参照图2描述图1中所示的用于输出数据的转换速度控制方法的操作。在图2中，将描述在SDR(单一数据传输率)SDRAM具有VDD＝2.5V和VDDQ＝1.8V的电源系统的情况下执行的用于输出数据的转换速度控制方法的操作。图1中分别示出的驱动电路3和输出缓冲器电路4以三态缓冲器的方式操作，如果不考虑信号SLP和SLN并且当输入数据DATAPj＝“H”(high)以及DATANj＝“H”时，输出缓冲器电路4中的PMOS晶体管41被转为ON，而NMOS晶体管42被转为OFF，并且来自于外端子DQj的输出被驱动得变高。同样，当输入数据DATAPj＝“L”(low)以及DATANj＝“L”时，输出缓冲器电路4中的PMOS晶体管41被转为OFF，而NMOS晶体管42被转为ON，并且来自于外端子DQj的输出被驱动得变低，并且当输入数据DATAPj＝“L”(low)以及DATANj＝“H”时，来自于外端子DQj的输出在电平方面变高。
在图2中所示的时间图的第一第一半时(左侧)中，示出了当由于内在因素或外在因素导致电源VDD与电源VDDQ之间的电位差变小时要执行的操作。在图2中所示的示例中，电位差为0.5V或更低(2.35V-1.85V)。例如，当输入写(WRITE)指令时，对来自于VDD-VDDQ电位差检测电路1中电源VDD和VDDQ之间的电位差的对比的结果进行抽样，并且因此，信号SLP在电平方面变低而且信号SLN在电平方面也变低。
因此，当接下来通过输入读出(READ)命令而执行输出操作时，在第一驱动电路区36和第二驱动电路区312中输出DOPj_B和DONj_B变为处于高电平，并且作出修正以增大来自于外端子DQj的输出的“L”转换速度(tF)。
另外，在图2中所示的时间图的第二半时(右侧)中，示出了当由于内在因素或外在因素导致电源VDD与电源VDDQ之间的电位差变大时要执行的操作。在图2中所示的示例中，电位差为1.0V或更高(2.8V-1.8V)。例如，当输入写(WRITE)指令时，对来自于VDD-VDDQ电位差检测电路1中电源VDD和VDDQ之间的电位差的对比的结果进行抽样，并且因此，信号SLP在电平方面变高而且信号SLN在电平方面也变高。因此，当接下来依照读出(READ)命令的输入而执行输出操作时，在第一驱动电路区36和第二驱动电路区312中，输出DOPj_B和DONj_B变为处于低电平，并且作出修正以增大来自于外端子DQj的输出的“H”转换速度(tR)。
因此，与传统技术的情况不同，依照本实施例，由于是以这样一种方式执行转换速度控制方法的，即，可纠正转换速度的恶化，因此可改进输出窗，而在传统技术中，由于操作期间电源VDD和VDDQ之间的电位差的变化所导致的转换速度tR或者转换速度tF的恶化，致使在其高电平和低电平之间输出是不平衡的。
具体构造如图3中所示的，本实施例的VDD-VDDQ电位差检测电路1包括差分放大器A区5、差分放大器B区6以及抽样电路区7。差分放大器A区5是由适合于在分开的电压比设定区AR1中为内部使用的电源VDD检测电位差以及在分开的电压比设定区AR2中为用于输出的电源VDDQ检测电位差的差分放大器构成的，使得所述差分放大器最优化以便于当输出数据通常为“L”电平时发生压降时控制速度(tF)，并且所述差分放大器具有MOS电容器AM1和MOS电容器AM2，所述MOS电容器AM1形成过滤器，所述过滤器用以去除分开的电压比设定区AR1的输出中的噪音以及用以抵偿输出电平，所述MOS电容器AM2形成过滤器，所述过滤器用以去除分开的电压比设定区AR2的输出中的噪音以及用以抵偿输出电平。
差分放大器B区6是由适合于在分开的电压比设定区BR1中为内部使用的电源VDD检测电位差以及在分开的电压比设定区BR2中为用于输出的电源VDDQ检测电位差的差分放大器构成的，使得所述差分放大器最优化以便于当输出数据通常为“H”电平时发生压降时控制速度(tR)，并且所述差分放大器具有MOS电容器BM1和MOS电容器BM2，所述MOS电容器BM1形成过滤器，所述过滤器用以去除分开的电压比设定区BR1的输出中的噪音以及用以抵偿输出电平，所述MOS电容器BM2形成过滤器，所述过滤器用以去除分开的电压比设定区BR2的输出中的噪音以及用以抵偿输出电平。
在本实施例中，抽样电路区7适合于当SDRAM接收写(WRITE)指令时对电位差进行抽样，并且具有闩锁电路AL以便于当写(WRITE)指令传出时根据从内部传出的脉冲信号WT闭锁来自于差分放大器A区5的输出，还具有闩锁电路BL，以便于当写(WRITE)指令传出时根据从内部传出的脉冲信号WT闭锁来自于差分放大器B区6的输出。
在图3中，信号EN_B为用于使得本实施例的VDD-VDDQ电位差检测电路1处于运转状态中的起动信号，并且信号RST为用于使得闩锁电路AL和闩锁电路BL的闭锁数据复位的复位信号。
如图4中所示的，本实施例的转换速度控制电路8包括NAND/NOR电路区81、选择器电路区82、驱动电路83以及输出缓冲器电路84。
在转换速度控制电路8中，NAND/NOR电路区81由以下部件构成的用以接收从存储器中读取并在外部时钟上升时输出的数据信号DatajR以便于对来自于例如DDR SDRAM(SDRAM在双数据传输速度下运转)的输出数据实施控制的NAND电路811和NOR电路813、能够使信号DOCR(低阻抗/高阻抗控制信号)通过它们的门的输出缓冲器、用以接收在外部时钟下降时输出的数据信号DatajF的NAND电路812和NOR电路814、能够使信号DOCF(低阻抗/高阻抗控制信号)通过它们的门的输出缓冲器。
选择器电路区82包括门电路821和822以及门电路823和824，所述门电路821和822用于根据补充的时钟信号QCLK和QCLK_B选择来自于NAND电路811和812的一个输出并且通过变换器825输出输出数据DATAPj，所述门电路823和824用于根据补充的时钟信号QCLK和QCLK_B选择来自于NOR电路813和814的一个输出并且通过变换器826输出输出数据DATANj。
驱动电路83具有与图1中所示的驱动电路区3的构造等同的构造，并且驱动电路83包括第一驱动电路区836和第二驱动电路区8312，所述第一驱动电路836用于通过变换器831、PMOS晶体管832、NMOS晶体管833接收数据DATAPj和产生输出信号DOPj_B，并且用于通过改变使用信号SLP的PMOS晶体管834的驱动能力与使用信号SLN的NMOS晶体管835的驱动能力之间的比率而执行输出信号DOPj_B上的速度(定时)校准，所述第二驱动电路8312用于通过变换器837、PMOS晶体管838、NMOS晶体管839接收数据DATANj和产生输出信号DONj_B，并且用于通过改变使用信号SLP的PMOS晶体管8310的驱动能力与使用信号SLN的NMOS晶体管8311的驱动能力之间的比率而执行输出信号DONj_B上的速度(定时)校准。
因此，在选择器电路区82中的补充的时钟信号QCLK和QCLK_B已选择外部时钟的上升或下降时数据被输出之后，信号DOPj_B和DONj_B被驱动电路83输出，已根据从图3中所示的VDD-VDDQ电位差检测电路1中供给的信号SLP和SLN将所述驱动电路83的驱动能力适当地校准。
输出缓冲器电路84具有与图1中所示的输出缓冲器电路4的构造等效的构造，并且输出缓冲器电路84包括PMOS晶体管841和NMOS晶体管842，所述PMOS晶体管41和NMOS晶体管842用于分别通过它们的门接收其上已由驱动电路83执行了速度校准的信号DOPj_B以及DONj_B，并且用于在外端子DQj处产生输出。
下面将描述图4中所示的转换速度控制电路8的操作，在图4中所示的NAND/NOR电路区81中，NAND电路811操作以NAND(AND与转换)在外部时钟上升时被输出的数据信号DatajR和随后使用的输出缓冲器起动信号DOCR并且当输出缓冲器处于起动状态中时传播及输出在外部时钟上升时被输出的数据信号DatajR，并且当输出缓冲器处于非起动状态中时，产生高电平输出从而使得输出数据DOPj_B在电平方面变高。另外，NAND电路812操作以NAND在外部时钟下降时被输出的数据信号DatajF和随后使用的输出缓冲器起动信号DOCF并且当输出缓冲器处于起动状态中时传播及输出在外部时钟下降时被输出的数据信号DatajF，并且当输出缓冲器处于非起动状态中时，产生高电平输出从而使得输出数据DOPj_B在电平方面变高。
NOR电路813操作以NOR在外部时钟上升时被输出的数据信号DatajR和随后使用的输出缓冲器起动信号DOCR并且当输出缓冲器处于起动状态中时传播及输出在外部时钟上升时被输出的数据信号DatajR，并且当输出缓冲器处于非起动状态中时，产生低电平输出从而使得输出数据DONj_B在电平方面变低。NOR电路814操作以NOR在外部时钟下降时被输出的数据信号DatajF和随后使用的输出缓冲器起动信号DOCF并且当输出缓冲器处于起动状态中时传播及输出在外部时钟下降时被输出的数据信号DatajF，并且当输出缓冲器处于非起动状态中时，产生低电平输出从而使得输出数据DONj_B在电平方面变低。
选择器电路区82通过三态门821和822根据输出补充的时钟信号QCLK和QCLK_B选择来自于NAND电路811的输出或来自于NAND电路812的输出，使用转换器825转换所选择的输出并产生输出数据DATAPj，并且还通过三态门823和824根据输出补充的时钟信号QCLK和QCLK_B选择来自于NOR电路813的输出或来自于NOR电路814的输出，使用转换器826转换所选择的输出并产生输出数据DATANj。驱动电路83和输出缓冲器电路84的操作与图1中所示的第一实施例中的操作相同。
接下来，将参照图5描述图3和图4中所示的用于执行用于输出数据的转换速度控制方法的操作。在图5中，描述了在VDD＝2.5V以及VDDQ＝1.8V的电源系统的DDR SDRAM的情况下所执行的输出数据的转换速度控制操作。
在图5中所示的时间图的第一半时(左侧)中，当由于内在因素或外在因素导致电源VDD与电源VDDQ之间的电位差变小时，(在图5中所示的示例中，电位差为0.5V或更低(2.35V-1.85V))，当输入写(WRITE)指令时，对来自于VDD-VDDQ电位差检测电路1中电源VDD和VDDQ之间的电位差的对比的结果进行抽样，并且因此，信号SLP在电平方面变低而且信号SLN在电平方面也变低。
接下来，通过输入读出(READ)命令，在输出缓冲器起动信号DOCR被输出的情况下，当时钟QCLK上升时数据DatajR被输出。另外，在输出缓冲器起动信号DOCF被输出的情况下，当时钟QCLK_B上升时数据DatajF被输出。因此在驱动电路83中，根据施加到通过选择器电路区82输出的数据DATAPj和DATANj上的信号SLP和SLN控制以改变PMOS和NMOS晶体管的驱动能力的比率，数据DOPj_B和DONj_B被输出并且作出修正以增大输出数据DQj的输出的“L”转换速度(tF)。
而且，在图5中所示的时间图的第二半时(右侧)中，当由于内在因素或外在因素导致电源VDD与电源VDDQ之间的电位差变大时，(在图5中所示的示例中，电位差为1.0V或更高(2.8V-1.8V))，当输入写(WRITE)指令时，对来自于VDD-VDDQ电位差检测电路1中电源VDD和VDDQ之间的电位差的对比的结果进行抽样，并且因此，信号SLP在电平方面变高而且信号SLN在电平方面也变高。接下来，通过输入读出(READ)命令，在输出缓冲器起动信号DOCR被输出的情况下，当时钟QCLK上升时数据DatajR被输出。另外，在输出缓冲器起动信号DOCF被输出的情况下，当时钟QCLK_B上升时数据DatajF被输出。因此在驱动电路83中，根据施加到通过选择器电路区82输出的数据DATAPj和DATANj上的信号SLP和SLN控制以改变PMOS和NMOS晶体管的驱动能力的比率，数据DOPj_B和DONj_B被输出并且作出修正以增大输出数据DQj“H转换速度(tR)。
因此，与传统技术的情况不同，依照本实施例，由于是以这样一种方式执行转换速度控制方法的，即，可纠正转换速度的恶化，因此可改进输出窗，而在传统技术中，由于操作期间电源VDD和VDDQ之间的电位差的变化所导致的转换速度tR或者转换速度tF的恶化，致使在其高电平和低电平之间输出是不平衡的。
在下文中，将参照图6和图7描述本实施例中所示的用于输出数据的转换速度控制方法具体效果的示例。图6和图7示出了在VDD＝2.5V以及VDDQ＝1.8V的电源系统的DDR SDRAM的情况下来自于VDDQ到tVDDQ的改进的模拟的结果(DQS相对于DQ歪斜，其中DQS＝求得的数据，DQ＝数据输出)。图6是当VDD最小时(2.35V)所获得的示例，而图7是当VDD最大时(2.8V)所获得的示例。而且，“tDQSQ”数值为用于表示输出数据窗的改进程度的AC特征值，并且“tDQSQ”数值由DDR SDRAM的规格(JESD79R1和JESD79R2)指定，所述DDRSDRAM被JEDEC(电子设备工程联合委员会)标准化。当tDQSQ的绝对值越小时，就可获得越出色的数据窗。
如图6中所示的，在其中VDDQ处于转换速度切换电平(在图6中所示的图表中约1.85V)的状态中，作出信号SLP的ON/OFF切换。图6中所示的“SLP ON”表示信号SLP处于“L”电平，而“SLP OFF”表示信号SLP处于“H”电平。在图6的图表中所示的电源VDD和VDDQ之间的电位差的状态下，始终出现“SLP OFF”状态。在图6中所示的图表中，为了比较，用细实线表示出当未施加本发明所涉及的转换速度控制时以及当保持“SLP OFF”状态或“SLP ON”状态时出现的“tDQSQ”中的变化，在SDRAM装置的每个MOS连接点处于高温(110℃)和低温(-5℃)条件下，该变化与VDDQ无关。
在图6中所示的图表中，粗线表示出当施加本发明所涉及的转换速度控制时出现的“tDQSQ”值中的变化，其中在转换速度切换电平处，在高温(粗虚线)和低温(粗实线)的每种条件下，发生了VDDQ上的“tDQSQ”值的依赖性的移动，因此减小了VDDQ上的依赖。
如从图6中可看出的，当tDQSQ最大和最小时，当出现VDDQ的电位变化时，tDQSQ的绝对值变得更小，并且因此，提高了tDQSQ的最差值。
图7示出了当VDDQ处于转换速度切换电平(在图7中所示的图表中约1.8V)的状态中，发生的信号SLN的ON和OFF之间的切换。在图7中“SLN ON”表示信号SLN处于高电平，而“SLN OFF”表示信号SLN处于低电平。在图7中所示的电源VDD和VDDQ之间的电位差的状态下，始终出现“SLP OFF”状态。
在图7中所示的图表中，如图6中图表的情况一样，为了比较，用细实线表示出当未施加本发明所涉及的转换速度控制时以及当保持“SLP OFF”状态或“SLP ON”状态时出现的“tDQSQ”中的变化，在SDRAM装置的每个MOS连接点处于高温(110℃)和低温(-5℃)条件下，该变化与VDDQ无关。
在图7中所示的图表中，粗线表示出当施加本发明所涉及的转换速度控制时出现的“tDQSQ”值中的变化，其中在转换速度切换电平点处，在高温(由粗虚线表示)和低温(由粗实线表示)的每种条件下，发生了VDDQ上的“tDQSQ”值的依赖性的移动，因此减小了VDDQ上的依赖。如从图7中可看出的，当tDQSQ最大和最小时，当出现VDDQ的电位变化时，tDQSQ的绝对值变得更小，并且因此，提高了tDQSQ的最差值。
因此，如从图6和图7中所示的模拟结果中看出的，当根据本实施例的用于输出数据的转换速度控制方法作出校准时，电源VDD和VDDQ之间电位差上的tDQSQ值的依赖性变小了，因此，可获得提高tDQSQ的最差值和改进输出数据窗的效果。
第二实施例第二实施例中所使用的基本构造与第一实施例中的基本构造相同。然而，与第一实施例中不同的转换速度控制方法在于，对来自于VDD-VDDQ电位差检测电路1中电源VDD与VDDQ之间的电位差的对比的结果进行抽样的定时是不同的。
也就是说，在第一实施例中，当接收写(WRITE)指令时，对来自于VDD-VDDQ电位差检测电路1中电源VDD和VDDQ之间的电位差的对比的结果进行抽样。然而，抽样定时不局限于这种情况。在第二实施例中，当接收到以下任何一个指令时，对来自于电位差的对比的结果进行抽样，所述指令为作为用作设定SDRAM的操作模式的寄存器的置位指令的MRS(模式寄存器设定)指令、作为用作设定SDRAM的操作模式的扩展寄存器的置位指令的EMRS(扩展模式寄存器设定)指令、作为用于为启动SDRAM中的行系统提供指示的指令的ACTIVE指令、提供用于从SDRAM中读取指示的READ指令。而且，MRS指令和EMRS指令被确定在上述JEDEC的数据表中。
而且，在第二实施例中，通过根据指令是MRS指令还是EMRS指令而储存在另一个寄存器中的指令的输入，将开始关于抽样的定时的信息，然后，依照已设定在寄存器中的定时，对电源VDD和VDDQ之间的电位差的对比的结果进行抽样。
应该理解的是，本发明不局限于上述实施例，并且在不脱离本发明保护范围和精神的情况下可对其进行改变和修正。例如，在上述第一实施例中，VDD-VDDQ电位差检测电路具有两种差分电路区(差分放大器A区和差分放大器B)，从而产生两种转换速度控制信号，所述转换速度控制信号由用于转换速度“tF”的校准的信号SLP和用于转换速度“tR”的校准的信号SLN构成，并且根据信号SLP和SLN实现了转换速度控制。然而，本发明不局限于此。VDD-VDDQ电位差检测电路可具有N(N＞2)种差分放大器，并且通过在分开的步骤(例如，N步骤)中执行转换速度tF和tR上的校准可实现更细的转换速度校准。而且，本发明的转换速度控制不仅可适用于SDRAM的存储器的输出缓冲器，而且还适用于IC(集成电路)驱动器等的输出缓冲器。
权利要求
1.一种用于输出数据的转换速度控制方法，所述方法包括这样的步骤，即，在两个或多个电源之间以指定定时抽样电位差以产生信号，所述信号每个都表示电位差中变化趋势，以及改变基于表示电位差中变化趋势的信号而出现在输出数据升高或降低时的过渡速度。
2.一种用于输出数据的转换速度控制系统，所述系统包括电位差检测装置，所述电位差检测装置用于检测第一电源和第二电源之间的电位差方面的降低从而以指定定时产生第一信号，以及用于检测第一电源和第二电源之间的电位差方面的增加从而以指定定时产生第二信号；以及转换速度控制装置，用于当所述第一信号显著时实施控制从而增大在输出数据下降时发生的过渡速度，并且当所述第二信号显著时实施控制从而增大在输出数据上升时发生的过渡速度以产生输出数据。
3.依照权利要求2中所述的用于输出数据的转换速度控制系统，其特征在于，所述电位差检测装置包括用于当所述第一电源与所述第二电源之间的电位差变为预定值或更小时产生输出的第一差分放大装置、用于以指定定时闭锁来自于所述第一差分放大装置的输出并用于产生所述第一信号的第一抽样装置、用于当所述第一电源与所述第二电源之间的电位差变为预定值或更大时产生输出的第二差分放大装置以及用于闭锁来自于所述第二差分放大装置的输出并用于产生所述第二信号的第二抽样装置。
4.依照权利要求2中所述的用于输出数据的转换速度控制系统，其特征在于，在所述电位差检测装置中，产生所述第一或第二信号的指定定时为接收外部指令的定时。
5.依照权利要求4中所述的用于输出数据的转换速度控制系统，其特征在于，所述外部指令为以下至少一种存储器中的写指令和读取指令、用于为启动SDRAM中的行系统提供指示的ACTIVE指令、用于为操作模式设定寄存器的设定提供指示的MRS(模式寄存器设定)指令、以及用于为扩展操作模式设定寄存器的设定提供指示的EMRS(扩展模式寄存器设定)指令。
6.依照权利要求2中所述的用于输出数据的转换速度控制系统，其特征在于，在所述电位差检测装置中，产生所述第一或第二信号的指定定时为这样的定时，即，当接收到用于为操作模式设定寄存器的设定提供指示的所述MRS指令或用于为扩展操作模式设定寄存器的设定提供指示的所述EMRS指令时设定在另一个寄存器处的定时。
7.依照权利要求2中所述的用于输出数据的转换速度控制系统，其特征在于，所述转换速度控制装置包括驱动器装置和输出缓冲器装置，所述驱动器装置用于当所述第一信号显著时在所述第一和第二输出数据上实施控制从而增大在输出数据下降时发生的过渡速度，并且当所述第二信号显著时实施控制从而增大在输出数据上升时发生的过渡速度并产生第一和第二输出数据，所述输出缓冲器装置用于当第一和第二输出数据都处于低电平时产生高电平输出以及当第一和第二输出数据都处于高电平时产生低电平输出。
8.依照权利要求7中所述的转换速度控制系统，其特征在于，所述转换速度控制装置包括逻辑操作装置和选择器装置，其中所述逻辑操作装置具有第一逻辑装置，所述第一逻辑装置用于当输出缓冲器处于起动状态时传播和输出在外部时钟上升时将被输出的数据信号，并且当所述输出缓冲器处于非起动状态时，它的输出始终处于高电平；第二逻辑装置，所述第二逻辑装置用于当输出缓冲器处于起动状态时传播和输出在外部时钟下降时将被输出的数据信号，并且当所述输出缓冲器处于非起动状态时，它的输出始终处于高电平；第三逻辑装置，所述第三逻辑装置用于当输出缓冲器处于起动状态时传播和输出在外部时钟上升时将被输出的数据信号，并且当所述输出缓冲器处于非起动状态时，它的输出始终处于低电平；以及第四逻辑装置，所述第四逻辑装置用于当输出缓冲器处于起动状态时传播和输出在外部时钟下降时将被输出的数据信号，并且当所述输出缓冲器处于非起动状态时，它的输出始终处于低电平，所述选择器装置能够根据用于输出的补充时钟信号从来自于第一逻辑装置中的输出和来自于第二逻辑装置中的输出中选择输出并产生所述第一输入数据，以及能够根据用于输出的补充时钟信号从来自于第三逻辑装置中的输出和来自于第四逻辑装置中的输出中选择输出并产生所述第二输入数据。
全文摘要
本发明提供了一种用于输出数据的转换速度控制方法，甚至当在用于输出的第一电源(VDD)和内部使用的第二电源(VDDQ)之间的电位差中发生改变时，所述方法也能够改进输出数据窗。通过使用VDD－VDDQ电位差检测电路和使用转换速度控制电路可实现该转换速度控制方法，所述VDD－VDDQ电位差检测电路用于检测VDD和VDDQ之间的电位差方面的降低并以指定定时产生第一信号，以及用于检测VDD和VDDQ之间的电位差方面的增加并以指定定时产生第二信号，所述转换速度控制电路用于当所述第一信号显著时实施控制从而增大在输出数据下降时发生的过渡速度，并且当所述第二信号显著时实施控制从而增大在输出数据上升时发生的过渡速度并产生输出数据。
文档编号H04L29/02GK1497920SQ20031010063
公开日2004年5月19日 申请日期2003年10月10日 优先权日2003年10月10日
发明者柴田友之, 大石贯时, 时 申请人:尔必达存储器株式会社