专利名称：具有不耐歪斜的数据群及数据有效性指示符的并行数据通信的利记博彩app
技术领域：
本发明涉及并全部包含下列美国专利申请中所公开的主题名称为“基于平衡数据位编码的并行通信”的美国专利申请号09/871,197(VISI.295PA)；名称为“低功耗并行数据通信”的09/871,160号(VLSI.299PA)；名称为“具有不耐歪斜的数据群的并行数据通信”的09/871,159号(VLSI.300PA)；以及名称为“具有多个同步码的并行数据通信”的009/871,117号(VLSI.312PA)。
本发明一般涉及数据通信。更具体地，本发明涉及减少在并行数据总线上传输的数据信号中的歪斜误差的方法与装置。
电子工业不断争取大功率高功能电路。通过超大规模集成电路的开发已在这一方面实现了显著的进展。通常将这些复杂的电路设置成对一组数据操作然后将这些数据传递下去以便进一步处理的功能定义的模块。来自这些功能定义的模块的这种通信能在单个分立电路之间、同一芯片内的集成电路之间、以及耦合到或位于系统或子系统的各部件内的远程电路之间以小或大数据量传递。与配置无关，通信通常需要紧密控制的接口，这些接口在采用对于实现空间及可利用的操作功率的实际限制敏感的电路设计时是设计成确保维护数据完整性的。
对大功率高功能半导体器件的高需求导致了对数据在电路块之间的传递速度的提高的不断增加的需求。许多这些高速通信应用能利用并行数据传输来实现，在其中多个数据位是跨并行通信路径同时发送的。这种“并行总线”是达到高数据率数据传输广为接受的方法。对于给定的数据传输率(有时是通过与数据一起传送的时钟建立的)，以每秒位数测定的带宽等价于数据传输率乘构成并行数据互连的数据信号数。
典型的系统可包含若干模块，它们与并行数据通信线(有时称作数据信道)接口并在其上通信，例如以电缆、背板电路、芯片内部总线结构、其它互连的形式或这些通信媒体的任何组合。发送模块与该发送模块的时钟同步地在总线上传输数据。以这一方式，并行信号线上的转移以互相与/或对发送模块的时钟同步的关系离开发送模块。在该并行数据互连的另一端，接收模块接收并行数据总线上的数据；其中通信装置传递时钟信号，而接收时钟通常是从发送模块上的时钟导出或与之同步的。数据在并行信号线上的传递的速率有时称作(并行)“总线速率”。
在这种系统中，保证所接收的信号(及可行时，接收时钟)对传输时钟具有特定的相位关系以便提供适当的数据复原是有利的。通常在传输的数据信号本身之间及这些数据信号与在目的地处的接收时钟之间具有预期的时间“歪斜”量。存在许多歪斜源，其中包含诸如由并行互连的信号线的电容性与电感性负载引发的传输延时、I/O(输入/输出)驱动器源中的改变、符号间的干扰以及传输线的阻抗与长度的改变。无论哪种现象导致了歪斜，对许多应用而言，要达到具有适当的数据复原的通信，应将这一问题考虑进去。
对于服务于较高速率应用的并行互连，在此已发现“歪斜”是与“模式相关”的并且这一问题的严重性能加以缓解并在许多实例中极大地加以克服。如上面参考的名为“基于平衡数据位编码的并行通信”(VLSI.295PA)的专利文件中所述的，这一模式相关性源自并行总线中的数据位之间共用的不完善的电流源。共用的电流源在驱动器上引发歪斜，后者在接收机上直接降低裕度，这又能导致数据传输错误。
许多这些高速并行通信应用需要并行传输许多位数据，因此需要使用对应数量的并行总线数据线。通常，数据位(或并行总线数据线)的数目越大，防止跨所有这些位的不能接受的歪斜程度越难。随着传输率的提高，这一难点成为有用的并行总线数据线的数目的瓶颈。
从而，存在着改进并行总线上的数据通信的需求，这将导向更切实可行与更高速的数据平行总线传输，这将进一步容许保持数据完整性及对诸如减小实现空间与功耗的需求敏感的更大功率、更高功能的电路。
本发明的各方面涉及致力于解决与克服上述问题并能与上述专利文件中所公开的实施例结合应用的方式的并行通信线电路上的数据传送。
与一个示例实施例相一致，本发明涉及通过以多个多位群并发传输数据，并在接收并发传输的数据之后，重新对齐这些群之间歪斜导致的不对齐来克服数据歪斜问题的高速并行数据通信方法。
在另一特定示例性实施例中，对于每个群，高速并行数据通信装置把数据与用于同步数字数据的时钟信号一起并行传输。所传输的数字数据被通过用于每个群的时钟信号同步地收集。在接收模块，为每个群收集的数据是利用各群的专用时钟信号对齐的。首先处理各时钟域群内的数据与歪斜，然后处理群之间的，来承受与克服跨时钟域群的歪斜。
在涉及通过并行数据电路的高速数据传送的应用中，本发明的各示例性实施例涉及通过将总线线路组合成单个时钟域并只容许各时钟域内的小的数据歪斜度来承受跨相对地大量并行总线线路的数据歪斜。采用FIFO缓冲器来收集从各群收集的数据，然后将所收集的FIFO数据存储在全局群FIFO缓冲器中，然后对齐各群来重新建立总线上原始发送的数据。这一方法克服了不同群中并发传送的数据之间更明显的歪斜导致的不对齐。
本发明的其它示例性实施例分别涉及这种通信的包含编码与解码及系统处理方面在内的各种其它相关方面。
本发明的上述简述并不旨在描述本发明的各个示例实施例或每一种实现。下面的图及详细描述更具体地示范这些实施例。
结合附图考虑本发明的各种实施例的以下详细描述可以更完整地理解本发明，其中
图1为示例性并行数据通信装置的图，其中数字数据是按照本发明在包含多条并行数据传输线的通信信道上从第一模块并行传输到第二模块的；以及图2为同样按照本发明的另一示例性并行数据通信线装置的图。
虽然本发明适合于各种改型及替换形式，且其特征已在图中以示例方式示出并将在下面详细描述。然而，应理解并不意在将本发明限制在所描述的特定实施例上。反之，意在覆盖落入所附权利要求书所定义的发明精神与范围内的所有改型、等效物与替换品。
确信本发明总的方面适用于在用并行数据通信路径互连的两个模块(功能块)之间传送数据的方法与装置。已发现本发明对易产生数据歪斜错误的高速数据传送应用特别有利。这些应用的实例包括SSTL(短线联接收发机/终端逻辑)；SRL(压头总线信令逻辑)接口；紧连接应用，诸如互连单一芯片上的两个模块的并行数据通信路径；通常在同一印刷电路板上互相紧密邻接的芯片之间的板外高速通信以及其它应用。现在为美国专利号6,347,395的1998年12月18日提交的美国专利申请序号09/215,942中描述了芯片之间板外高速通信的特例，现通过引用将其结合在此。虽然本发明不一定局限于这些应用，但通过这一环境中的实例的讨论能最好地得出对本发明的各方面的理解。
按照本发明的一个示例性实施例，并行数据通信装置在称作发送(或第一)模块与接收(或第二)模块的一对电路模块之间的并行数据总线上传递数字数据。数字数据在具有对于使总线所承载的数据歪斜敏感的并行总线线路的并行总线上被从第一模块发送到第二模块。该通信装置设计成使第一与第二模块以多个群在并行总线线路上并发地传送数据。各群包含多条数据承载线及适宜于承载用于同步从第一模块输送到第二模块的数字数据的时钟信号的时钟路径。数据处理电路布置这些数据集以便将它们提供给以这些数据群在总线上传输。利用时钟信号将数据发送到并行总线上供第二模块接收。
第二模块包含接收电路，该电路可以是寄存器或数据缓冲器、数据处理电路、及各群的FIFO缓冲器。起初，从各FIFO缓冲器清除任何与所有数据。利用该群的时钟信号，在接收电路上同步接收各群内的接收数字数据，然后加以处理并传递到FIFO缓冲器中。将数据分群规定使得一旦所接收的数据在FIFO缓冲器中，任何歪斜导致的不对齐都不超过半个时钟周期。以这一方式，在单一时钟周期内已解决了数据与时钟信号。
然而，不同的群之间歪斜导致的不对齐并不一定已在此刻解决。从FIFO缓冲器起进一步处理为各群收集的数据，例如，利用宽到足以接纳来自多个群(在一些应用中是所有的群)的数据的另一FIFO缓冲器供在接收阶段的这一点上对齐与克服任何歪斜。这样，虽然此刻以前歪斜导致的不对齐不一定解决，该较大的FIFO缓冲器能用于解决超过半个时钟周期的群间不对齐。依赖于后端对齐工作，在许多实现中较大的FIFO能用于解决多个时钟周期的群间不对齐。在一个实施例中，一旦各较小的FIFO已经使存储的数据有效，便立即将存储的数据输出到较大的FIFO缓冲器。
这种后端对齐能包含使用各种纠错解码技术，其中包含，例如，区别有效多位数据值与无效多位数据值。在上述名为“具有多个同步码的并行数据通信”(VLSI.312PA)的对比专利文件中描述了其它方法。
在第二模块的替代实施例中，类似的方法作为各群的接收电路的一部分并在将数据发送到各群的上述FIFO缓冲器之前采用了附加的FIFO缓冲器(初始FIFO)。以这一方式，数据处理电路具有利用初始FIFO来协助重新对齐任何歪斜数据的选择余地，从而使任何歪斜导致的不对齐可超过半个时钟周期，而解决了各数据群超过单个时钟周期的数据与时钟信号。一旦将数据传递给各群的下一个FIFO(“第一次提到的FIFO缓冲器”)，处理便如上面讨论的继续进行。
在本发明的另一示例性实施例中，传输数据有效指示符(如指示所接收的数据是否有效)并用于控制对各群中数据的接收。在一种实现中，对于所传输数据的每一群都传输数据有效指示符。在另一实现中，数据有效指示符是唯一的编码数据值。在又另一实现中，对于每个群传输至少一个特殊的位，而数据有效指示符用该至少一个特殊位加以传输。
图1示出按照本发明的另一示例性实施例的并行数据通信线路装置100。装置100包含用于定义从发送模块112处的诸如CPU102与寄存器106等处理电路同步传递到接收模块114的速率的差分时钟。熟练技术人员会理解并非所有应用都需要差分时钟，并且虽然图1示出数据是只在一个方向上传递的，但也能提供往复的通信，而各模块112与114则是包含往复的传输与接收电路组的各自的通信节点的一部分。
装置100采用数据值编码-解码方法，在其中数据值由电路111编码，然后用并行数据线116与118以及用于提供发送与接收模块112与114之间的通信速率与同步定时的时钟线122将其从发送模块112传递到接收模块114。在接收模块114，处理器或其它解码电路130用逆向编码算法、查找表或等效电路将数据值解码回其未编码的数据值。
装置112涉及包含两个时钟域的示例性应用，每一个域由用于同步一个12位数据时钟(12bDC)群的通信的时钟信号定义，该群对应在总线线路116与118上编码为一对8位码(“8b”)群的一对6位码(“6b”)群。第一与第二时钟域是分别用相同的基参照数字标记的，但第二时钟域电路后面加上“’”号，例如，第一时钟域的差分时钟表示为122而第二时钟域的差分时钟表示为122’。12bDC群高效地编码数据通信或12个信号的命令。在一些情况中，采用较小的群可能有利，从而，如所示出的，12bDC群包含一个差分时钟对及两个6b8b编码器，发送模块112与接收模块114之间总共18针。对于各时钟域，12bDC群的一半包含一个6b8b编码器及一个差分时钟对，总共10针。未编码的差分对也能用来传送信号。这些差分对能共用12bDC群的一半所用的时钟信号，或者这些差分对可拥有它们自己的时钟对。
在接收模块114同步接收每个8b码群中的数据，在其中数据处理电路，或在本例中的8b6b解码器电路130，将同步接收的8位宽的数据的组转换成6位宽的数据值的对应的组，然后将这些6位宽的数据值存储在专用于差分时钟信号122所定义的时钟域的FIFO缓冲器134中。这样，对于每一时钟域，有一个FIFO缓冲器紧跟在一对8b6b解码器电路之后。
适当地定义数据分群从而在单一时钟周期内解决数据与时钟信号，各时钟域在FIFO缓冲器中的数据将不会有任何歪斜导致的不对齐。当FIFO 134与FIFO 134’都不空时，来自两者的第一个数据是传送给较大的FIFO 138的，它宽得足以接受来自两个时钟域的数据。后处理器读取这一数据并消除各群之间歪斜导致的不对齐。
虽然可以理解XbYb(如6b8b)编码只是许多这种类型的位编码之一，可以用若干不同的XbYb编码方法，但在上述名为“基于平衡数据位编码的并行通信”(VLSI.295PA)的专利文件中提供了采用6b8b型位编码的实例。上面引用的专利文件示出并描述了与这里讨论的总线线路有关的有用的端接方法。
图2示出本发明的另一实现，其中在各自的方向上通信的两条通信路径的每一条中使用6个与图1相同类型的编码/解码时钟域电路。为了传递在第一终端210上始发的通信供第二终端212接收，用连接的电路216a与216b描绘了6个相同的时钟域电路之一。为了在第一终端210接收第二终端212始发的通信，使用了6个附加的这一类型的编码/解码时钟域电路；用连接的电路236a与236b描绘这些电路之一。为了简明起见，下面的讨论限于在第一终端210处始发供第二终端212接收的通信流。
第一终端210始发的通信起源于CPU240或另一源，它馈送目标数据以及任何需要的状态或控制数据给前端FIFO 242。从FIFO 242开始，在流控制缓冲器244上为通信格式化数据以便提交给该6组编码/解码时钟域电路(描绘为245)；从而，编码/解码时钟域电路接收72位宽的数据(6个域电路中每个12位)。6b8b编码之后，将数据传输给第二终端212并在那里解码如前所述。解码之后即将数据提交给宽FIFO 246，并在校正了歪斜导致的不对齐之后组装进FIFO 250供第二终端CPU 260处理。
图2中还示出流控制通信路径270与272。这些路径270与272是用于返回状态信息给始发终端210或212的。可根据应用提供各种类型的通信状态信号；实例包含FIFO的填充是否少于较低阈值水平，FIFO的填充是否多于较高阈值水平，FIFO是否是空的，FIFO是否是满的，是否由于例如FIFO上溢或从FIFO抽取无效数据而出现错误。这种流控制是惯用的并且用在许多通信方案中。
熟练的技术人员会进一步理解流控制通信路径270与272可以用各式各样不同类型的连接中的任何一种实现，其中包含诸如单端的、不计时信令等较慢速连接。
对于图2的装置，在并行总线上传输的代码与差分时钟之间的定时关系是基于源同步定时的，带有寄存器对寄存器传送来简化定时过程。对于流控制，为数据复原、分组同步与最大行程时间规定歪斜也是有利的。
在通信信道中(如在传输与接收端之间)，代码选通脉冲是定中在代码窗口中的，它允许用时钟的两个边沿脉冲输入数据，单一TC差分时钟对提供每一时钟周期的上升与下降。然而，在数据通过差分接收机之前这些信号并不用于脉冲输入数据。
对于图2的装置，在两个选通脉冲的交点上可参照芯片的接收针上的定时。不利用两个代码脉冲来取样代码(从而为各代码窗口提供上升沿)；而是在本实例中，代码选通脉冲是由差分接收机接收并且所需时钟是从单一差分基准生成的。
这样，各种实施例已作为本发明的示例性实现被描述，供致力于解决并行总线应用中的歪斜问题。在各个这种实现中，通过首先处理各时钟域群内的数据与歪斜，然后处理群之间的，而承受与克服跨时钟域群的歪斜。
不应将本发明考虑为局限于上述特例。适用本发明的各种改型、等效过程、以及无数结构都落入本发明的范围之中。例如，可以用供在芯片组装置之间通信的类似结构的单向或双向接口实现多芯片或单芯片装置。这些变型可认为是在所附权利要求书中清楚地提出的所要求的发明的一部分。
权利要求
1.一种对于使以多个多位群(122)并发传输的数据歪斜敏感的并行数据通信装置的方法，包括接收(114)以所述多个多位群并发传输的数据；以及在接收所述并发传输的数据之后，重新对齐(134，134’，138)所述群之间歪斜导致的不对齐。
2.如权利要求1所述的方法，其中重新对齐所述群之间歪斜导致的不对齐发生在验证所接收的数据之后及进一步解释所接收的数据之前。
3.如权利要求1所述的方法，进一步包括控制每个群中数据的歪斜。
4.如权利要求3所述的方法，其中控制每个群中数据的歪斜独立于每个其它群而发生。
5.如权利要求1所述的方法，进一步包括对于每个群都传输用于同步每个群内并发传输的数据的时钟信号。
6.如权利要求1所述的方法，进一步包括传输一个数据有效指示符，并利用该数据有效指示符控制对每个群中数据的接收。
7.如权利要求6所述的方法，其中传输数据有效指示符对于所传输数据的每个群都加以执行。
8.如权利要求7所述的方法，进一步包括在以多个多位群并发传输数据之前，将数据编码成编码数据值，以及其中该数据有效指示符是唯一的编码数据值。
9.如权利要求7所述的方法，进一步包括对于每个群都传输至少一个特殊位，以及其中该数据有效指示符利用该至少一个特殊位加以传输。
10.如权利要求1所述的方法，对于每个群进一步包括传输同步时钟信号及数据有效指示符，通过按同步时钟信号取样数据来接收传输的数据，以及利用该数据有效指示符来控制对群中数据的接收。
11.如权利要求10所述的方法，对于每个群进一步包括确定该数据有效指示符指示已接收有效数据，并作为响应，在重新对齐群之间歪斜导致的不对齐之前，存储所接收的数据。
12.如权利要求10所述的方法，其中对于每个群都存储所接收的数据包括将所接收的数据存储在专用于该群的单一群FIFO缓冲器中，以及其中重新对齐群之间歪斜导致的不对齐包括提供一个用于存储从各个单一群FIFO输出的数据的群全局FIFO。
13.如权利要求1所述的方法，其中对于每个群，数据由用差分时钟信号同步的多条数据承载线加以承载，以承受在该群中并发传输的数据之间任何歪斜导致的不对齐，这些歪斜导致的不对齐不超过半个时钟周期。
14.如权利要求1所述的方法，进一步包括在并发传输数据之前，对于每个群都将数据从8位值编码成6位编码的数据值。
15.一种对于使以多个多位群并发传输的数据歪斜敏感的并行数据通信装置，包括用于接收以多个多位群并发传输的数据的装置；以及用于在接收并发传输的数据之后，重新对齐群之间歪斜导致的不对齐的装置。
16.一种对于使以多个多位群并发传输的数据歪斜敏感的并行数据通信装置，包括配置与设置成接收以多个多位群并发传输的数据的接收电路；以及配置与设置成在接收并发传输的数据之后，重新对齐群之间歪斜导致的不对齐的重新对齐电路。
17.如权利要求16所述的并行数据通信装置，进一步包括配置与设置成以多个多位群并发传输数据的发送模块。
18.如权利要求17所述的并行数据通信装置，其中重新对齐群之间歪斜导致的不对齐发生在验证所接收的数据之后及在进一步解释所接收的数据之前。
19.如权利要求17所述的并行数据通信装置，进一步包括控制每个群中数据的歪斜。
20.如权利要求19所述的并行数据通信装置，其中控制每个群中的数据的歪斜独立于每个其它群而发生。
21.如权利要求17所述的并行数据通信装置，进一步包括对于每个群都传输用于同步每个群内并发传输的数据的时钟信号。
22.如权利要求17所述的并行数据通信装置，进一步包括传输数据有效指示符，并利用该数据有效指示符控制对每个群中数据的接收。
23.如权利要求22所述的并行数据通信装置，其中传输数据有效指示符对于所传输数据的每个群都加以执行。
24.如权利要求23所述的并行数据通信装置，进一步包括在以多个多位群并发传输数据之前，将数据编码成编码的数据值，以及其中该数据有效指示符是唯一编码的数据值。
25.如权利要求23所述的并行数据通信装置，进一步包括对于每个群都传输至少一个特殊位，以及其中该数据有效指示符使用该至少一个特殊位加以传输。
26.如权利要求17所述的并行数据通信装置，对于每个群进一步包括传输同步时钟信号及数据有效指示符，通过按同步时钟信号取样数据来接收所传输的数据，以及利用该数据有效指示符来控制对群中数据的接收。
27.如权利要求26所述的并行数据通信装置，对于每个群进一步包括确定该数据有效指示符指示已接收有效数据，以及作为响应在重新对齐群之间歪斜导致的不对齐之前，存储所接收的数据。
28.如权利要求26所述的并行数据通信装置，其中对于每个群都存储所接收的数据包括将所接收的数据存储在专用于该群的单一群FIFO缓冲器中，以及其中重新对齐群之间歪斜导致的不对齐包括提供用于存储从各个单一群FIFO输出的数据的群全局FIFO。
29.如权利要求17所述的并行数据通信装置，其中对于每个群，数据由用差分时钟信号同步的多条数据承载线加以承载，以承受在该群中并发传输的数据之间任何歪斜导致的不对齐，歪斜导致的不对齐不超过半个时钟周期。
30.如权利要求17所述的并行数据通信装置，进一步包括在并发传输数据之前，对于每个群都把数据从8位值编码成6位编码的数据值。
31.一种对于使以多个多位群并发传输的数据歪斜敏感的并行数据通信装置的方法，包括在每个所述多个多位群中，把数据与同步时钟信号和数据有效指示符一起并发传输；通过按同步时钟信号取样数据来接收并发传输的数据；利用该数据有效指示符控制对群中数据的接收；以及在利用数据有效指示符控制对群中数据的接收之后，重新对齐群之间歪斜导致的不对齐。
32.一种对于使以多个多位群并发传输的数据歪斜敏感的并行数据通信装置，包括用于每个所述多个多位群的、将数据与同步时钟信号和数据有效指示符一起并发传输的装置；用于通过按同步时钟信号取样数据来接收并发传输的数据的装置；用于利用该数据有效指示符控制对群中数据的接收的装置；以及用于在利用该数据有效指示符控制对群中数据的接收之后，重新对齐群装置之间歪斜导致的不对齐的装置。
33.一种对于使以多个多位群并发传输的数据歪斜敏感的并行数据通信装置，包括具有用于每个所述多个多位群的传输电路的第一模块，每个传输电路用于把数据与同步时钟信号和数据有效指示符一起并发传输；用于每个群的、通过按同步时钟信号取样数据来接收并发传输的数据的第二模块，用于利用数据有效指示符控制对群中数据的接收，以及用于在利用该数据有效指示符控制对群中数据的接收之后，重新对齐群之间歪斜导致的不对齐。
34.一种对于使以多个多位群并发传输的数据歪斜敏感的并行数据通信装置的方法，包括在每个所述多个多位群中，把数据和同步时钟信号与数据有效指示符一起并发传输；在每个所述多个多位群中，通过按同步时钟信号取样数据来接收并发传输的数据，利用数据有效指示符控制对群中数据的接收，及在利用数据指示符控制对群中数据的接收之后，将所接收的数据存储在单一群的FIFO缓冲器中；以及重新对齐群之间歪斜导致的不对齐，包括使用用于存储从各个单一群缓冲器输出的数据的群全局FIFO缓冲器，然后解释群全局FIFO缓冲器中的数据。
35.一种对于使以多个多位群并发传输的数据歪斜敏感的并行数据通信装置，包括用于在每个所述多个多位群中把数据与同步时钟信号和数据有效指示符一起并发传输的装置；用于在每个所述多个多位群中进行下述操作的装置，通过按同步时钟信号取样数据来接收并发传输的数据，利用数据有效指示符控制对群中数据的接收，及在利用数据有效指示符控制对群中数据的接收之后，将所接收的数据存储在单一群的FIFO缓冲器中；以及用于重新对齐群之间歪斜导致的不对齐的装置，所述重新对齐包括使用用于存储从各个单一群缓冲器输出的数据的群全局FIFO缓冲器，然后解释该群全局FIFO缓冲器中的数据。
全文摘要
一种高速并行数据通信方法通过以多个多位群并发传输数据并且在接收并发传输的数据之后，重新对齐群之间歪斜导致的不对齐来克服数据歪斜问题。在一个具体示例性实施例中，对于每个群，装置并行传输数据和用于同步数字数据的时钟信号。通过该群的时钟信号同步地收集所传输的数字数据。在接收模块，利用各群的专用时钟信号对齐为各群收集的数据。通过首先在各时钟域群内处理数据与歪斜然后处理群之间的歪斜来承受与克服跨时钟域群的歪斜。
文档编号H04L25/14GK1561619SQ02819017
公开日2005年1月5日 申请日期2002年9月16日 优先权日2001年9月28日
发明者G·E·埃赫曼恩, D·C·塞斯安斯, T·A·庞修斯 申请人:皇家飞利浦电子股份有限公司