专利名称：突发解扩解调及空间显分集/隐分集合并装置的利记博彩app
技术领域：
本实用新型涉及通信领域中的一种突发解扩解调及空间显分集/隐分集合并装置，特别适用全数字方式进行解扩解调的通信系统中作空间显分集/隐分集合并装置。
背景技术：
目前，全数字解扩方法主要有两种，即数字相关器法和数字匹配滤波器法。前者主要用于扩频比较大的情况，使用起来比较灵活，其缺点是同步时间长；后者用于扩频比较小的情况(一般不大于256kbps)，其突出的特点是可以在一个信息码元内实现快速同步，但它设计方法非常占用硬件或软件资源，一般均采用现成的市售商用集成芯片进行设计，如采用INTEL公司的STEL2000芯片，但对于要实现两路突发解扩解调以及空间显分集/隐分集合并的通信系统中，无法采用现成的商用芯片制作，因现成商用芯片无分集合并功能，也无法从芯片的信号流程中将解扩之后、解调之前的信号引进或引出处理，必须采用多片商用芯片制作，但是线路极其复杂，可配置性不好，成本价格昂贵，功能不全，普及推广应用受到很大的限制。
发明内容
本实用新型的目的在于避免上述背景技术中的不足之处而提供一种集成化程度极高的用一片可编程器芯片制作的突发解扩解调及空间显分集/隐分集装置，并且本实用新型还具有器件使用量少，线路布局简单，体积小，成本低，配置方便，调制简单，功能扩展及使用灵活等特点。
本实用新型的目的是这样实现的它由A/D变换器1-1、1-2、正交下变频器2-1、2-2、降采样滤波器3-1、3-2、波形匹配滤波器4-1、4-2、PN码匹配滤波器5-1、5-2、延时解调器6-1、6-2、信号合并器7、梳状滤波器8、带通滤波器9、门限比较码钟恢复器10、积分淬熄器11、门限判决器12、时钟源13、电源14组成，其中外接中频入端口A、B分别依次串接A/D变换器1-1、1-2、正交下变频器2-1、2-2，降采样滤波器3-1、3-2、波形匹配滤波器4-1、4-2、PN码匹配滤波器5-1、5-2、延迟解调器6-1、6-2后与信号合并器7入端口1、2脚连接，信号合并器7出端口3脚分别与梳状滤波器8、积分淬熄器11各入端1脚并接，梳状滤波器8出端口2脚依次串接带通滤波器9、门限比较码钟恢复器10后与出端口C连接，门限比较码钟恢复器10出端口3脚与积分淬熄器11入端口3脚连接，积分淬熄器11出端口2脚串接门限判决器12后与出端口C连接，时钟源13出端口E与各部件相应本振源端并接，电源14出端口+V电压端与各部件相应电源端并接。
本实用新型的目的还可以通过以下措施达到本实用新型正交下变频器2-1、2-2、降采样滤波器3-1、3-2、波形匹配滤波器4-1、4-2、PN码匹配滤波器5-1、5-2、延迟解调器6-1、6-2、信号合并器7、梳状滤波器8、带通滤波器9、门限比较码钟恢复器10、积分淬熄器11、门限判决器12由FPGA可编程器15、闪速存储器16、17组成，其中正交下变频器2-1、2-2、降采样滤波器3-1、3-2、波形匹配滤波器4-1、4-2、PN码匹配滤波器5-1、5-2、延迟解调器6-1、6-2、信号合并器7、梳状滤波器8、带通滤波器9、门限比较码钟恢复器10、积分淬熄器11、门限判决器12各电路集成在一块FPGA可编程器15内，FPGA可编程器15入端11、12脚分别与A/D变换器1-1、1-2各出端口连接、入端23脚与闪速存储器16出端11脚连接、入端24脚与时钟源13出端口E连接、出端35、36脚分别与出端口C、D连接、入端7脚与电源14出端+V电压端连接、入端8脚接地端；闪速存储器17出端11脚与闪速存储器16入端12脚连接，闪速存储器16、17各入端7脚与电源14出端+V电压端并接，各入端8脚与地端并接。
本实用新型相比背景技术有如下优点1.本实用新型所有电路功能的实现仅用一片FPGA可编程器15集成芯片制作，因此具有器件使用量少，线路布局简单，体积小，成本低等特点。
2.本实用新型FPGA可编程器15电路功能由闪速存储器16、17进行配置，因此具有配置方便，可灵活设置各种参数，调试简单，性能稳定可靠。
3.本实用新型可自主设计FPGA可编程器15的功能，因此有利于功能扩展，使用灵活，能极大的满足各种通信场合的使用需求。
图1是本实用新型原理方框图。
图2是本实用新型图1实施例的电原理图。
具体实施方式
参照图1、图2，本实用新型由A/D变换器1-1、1-2、正交下变频器2-1、2-2、降采样滤波器3-1、3-2、波形匹配滤波器4-1、4-2、PN码匹配滤波器5-1、5-2、延时解调器6-1、6-2分别构成两路中频信号处理通道，对从输入端口A、B输入外接接收机的两路70MHz中频信号进行解扩解调及显分集处理，对两路通道处理后的信号输入信号合并器7、梳状滤波器8、带通滤波器9、门限比较码钟恢复器、积分淬熄器11、门限判决器12进行隐分集及输出信号。本实用新型实施例把正交下变频器2-1、2-2、降采样滤波器3-1、3-3、波形匹配滤波器4-1、4-2、PN码匹配滤波器5-1、5-2、延迟解调器6-1、6-2、信号合并器7、梳状滤波器8、带通滤波器9、门限比较码钟恢复器10、积分淬熄器11、门限判决器12所有各电路集成在一块FPGA可编程器15中，采用一块FPGA可编程器15集成芯片制作，同时采用二块闪速存储器16、17对FPGA可编程器15进行配置及编程处理。实施例FPGA可编程器15采用市售一片EP20K200E型可编程集成芯片制作，闪速存储器16、17各采用市售一片EPC2LI20型FLASH公司生产的ROM存储器制作。本实用新型由时钟源13提供A/D变换器1-1、1-2和FPGA可编程器15的工作时钟信号，工作时钟源为40MHz，实施例时钟源13采用市售10MHz的集成VCXO压控晶体振荡器制作。
本实用新型工作原理如下外接接收机输入的两路70MHz中频信号，由入端口A、B分别输入两路A/D变换器1-1、1-2，经A/D变换器1中频采样后，把模拟信号变换成数字采样信号输入正交下变频器2，实施例A/D变换器1采用市售AD9059型A/D变换集成芯片制作。中频数字采样信号在正交下变频器2中完成中频信号—零中频信号的变换，变换后的零中频信号为复信号，分为I、Q两路输出。
从正交下变频器2输出的信号送入降采样滤波器3。降采样滤波器3有两个功能一是滤除正交下变频器2变换时产生的除零中频以外的组合频率；二是将零中频信号的采样速率降至每码片两个采样点(2s/chip)，然后输入波形匹配滤波器4波形匹配滤波器4将输入信号进一步滤波，滤除扩频信号的带外噪声。该滤波器与发端的发送滤波器组合为耐奎斯特滤波器特性，滚降系数可选择，缺省设置为0.5。
波形匹配滤波器4输出信号至PN码匹配滤波器5，在这里接收信号与本地的一组PN码(与发端共轭匹配的PN码)进行并行相关运算，完成信号快速解扩功能。对PN码匹配滤波器5的设计，充分利用了FPGA速度快的特点，采用时分复用结构，使得一个码片匹配滤波器可以同时对两路输入信号进行相关运算，极大地节约了FPGA硬件资源。
解扩后的信号送入PSK延迟解调器6，进行延迟解调处理将当前的输入信号与延迟一个码元时间后的输入信号进行复乘法运算，完成信号快速解调功能。
两个通道的延迟解调器6-1、6-2输出信号先送入信号合并器7进行信号合并，实现对信号的显分集功能。
由于解调后的信号中含有码元时钟成分，若将其通过一个窄带滤波器，则可以提取出时钟分量。因此，信号合并器7输出的信号输入梳状滤波器8及带通滤波器9组合成的一个窄带滤波器组中，梳状滤波器8用来从合并的信号中提取码元时钟成分；带通滤波器9则是用来消除梳状滤波器8中残留的直流成分，得到理想的正弦波形。
该正弦波送入门限比较码钟恢复器10进行门限判决，输出为方波形式。此方波经过相位调整，既可以作为码元时钟信号输出，由出端C输出，又可以作为积分淬熄器的淬熄使能信号。
从信号合并器7输出的信号在淬熄使能信号的控制下在积分淬熄器11中进行积分淬熄。积分淬熄的窗口长度可控，其原则是要保证将解扩解调得到的相关峰主峰以及由于多径效应而产生的副峰—并进入积分淬熄的窗口中，以充分达到隐分集效果，实现隐分集功能。
信号经过积分淬熄后，输入门限判决器12再经过门限判决，得到解调后的TTL电平的码元信号，由出端D输出。实现本实用新型解扩解调、显分集/隐分集合并功能。
本实用新型电源14提供各级部件工作电压，实施例采用通用的集成稳压电源线路自制而成，其输出+V端电压为+3.3电压。
本实用新型安装结构如下把本实用新型图1、图2中所有电路部件安装在一块尺寸大小长×宽为250×180毫米的印制板上，然后把印制板安装在一个长×宽×高为258×211×28毫米屏蔽盒插件内，屏蔽盒插件组装在接收机框内，屏蔽盒插件的前面板上安装中频信号输入端口A、B的两个电缆插座及码元时钟、码元信号的输出端口C、D的两个电缆插座，后面板上安装电源入端插座，组装成本实用新型。
权利要求1.一种由A/D变换器(1-1)、(1-2)、时钟源(13)、电源(14)组成的突发解扩解调及空间显分集/隐分集合并装置，其特征在于还有正交下变频器(2-1)、(2-2)、降采样滤波器(3-1)、(3-2)、波形匹配滤波器(4-1)、(4-1)、PN码匹配滤波器(5-1)、(5-2)、延迟解调器(6-1)、(6-2)、信号合并器(7)、梳状滤波器(8)、带通滤波器(9)、门限比较码钟恢复器(10)、积分淬熄器(11)、门限判决器(12)组成，其中外接中频入端口A、B分别依次串接A/D变换器(1-1)、(1-2)、正交下变频器(2-1)、(2-2)，降采样滤波器(3-1)、(3-2)、波形匹配滤波器(4-1)、(4-2)、PN码匹配滤波器(5-1)、(5-2)、延迟解调器(6-1)、(6-2)后与信号合并器(7)入端口1、2脚连接，信号合并器(7)出端口3脚分别与梳状滤波器(8)、积分淬熄器(11)各入端1脚并接，梳状滤波器(8)出端口2脚依次串接带通滤波器(9)、门限比较码钟恢复器(10)后与出端口C连接，门限比较码钟恢复器(10)出端口3脚与积分淬熄器(11)入端口3脚连接，积分淬熄器(11)出端口2脚串接门限判决器(12)后与出端口C连接，时钟源(13)出端口E与各部件相应本振源端并接，电源(14)出端口+V电压端与各部件相应电源端并接。
2.根据权利要求1所述的突发解扩解调及空间显分集/隐分集合并装置，其特征在于正交下变频器(2-1)、(2-2)、降采样滤波器(3-1)(3-2)、波形匹配滤波器(4-1)、(4-2)、PN码匹配滤波器(5-1)(5-2)、延迟解调器(6-1)、(6-2)、信号合并器(7)、梳状滤波器(8)、带通滤波器(9)、门限比较码钟恢复器(10)、积分淬熄器(11)、门限判决器(12)由FPGA可编程器(15)、闪速存储器(16)、(17)组成，其中正交下变频器(2-1)、(2-2)、降采样滤波器(3-1)、(3-2)、波形匹配滤波器(4-1)、(4-2)、PN码匹配滤波器(5-1)、(5-2)、延迟解调器(6-1)、(6-2)、信号合并器(7)、梳状滤波器(8)、带通滤波器(9)、门限比较码钟恢复器(10)、积分淬熄器(11)、门限判决器(12)各电路集成在一块FPGA可编程器(15)内，FPGA可编程器(15)入端11、12脚分别与A/D变换器(1-1)、(1-2)各出端口连接、入端23脚与闪速存储器(16)出端11脚连接、入端24脚与时钟源(13)出端口E连接、出端35、36脚分别与出端口C、D连接、入端7脚与电源(14)出端+V电压端连接、入端8脚接地端；闪速存储器(17)出端11脚与闪速存储器(16)入端12脚连接，闪速存储器(16)、(17)各入端7脚与电源(14)出端+V电压端并接，各入端8脚与地端并接。
专利摘要本实用新型公开了一种突发解扩解调及空间显分集/隐分集合并装置，它涉及通信领域中对信号解扩解调及显隐分集处理的技术。它有A/D变换器、FPGA可编程器、网速存储器、时钟源、电源等部件组成。它采用闪速存储器完成对FPGA可编程器的配置，由一片FPGA可编程器完成对输入中频信号的一系列解扩、解调及显分集/隐分集处理功能。本实用新型具有器件使用量少，线路布局简单，调试简单、各种参数、功能设置灵活方便、体积小、成本低，性能稳定可靠，便于批量生产，能满足各种通信场合解扩解调、显隐分集合并的应用需求。
文档编号H04B7/02GK2533617SQ0220342
公开日2003年1月29日 申请日期2002年2月6日 优先权日2002年2月6日
发明者王方, 王东 申请人:信息产业部电子第五十四研究所