专利名称：数据流处理器的利记博彩app
技术领域：
本发明涉及一种处理多个数据流的数据流处理器。
在这种状况下，所出现的就不仅是具有一个功能的数码AV机，还有具有多个功能的数码AV机。例如，拥有IEEE 1394接口的数码TV接收机，能够“接收并表示正在播放的节目”、“接收正在播放的节目并将它录到通过IEEE1394总线联接的外部录放像机中”、“从通过IEEE1394总线联接的外部录放像机重放所录下的节目”。输到这个数码TV接收机的数据流，是“正在播放的数据流”、“由通过IEEE1394总线联接的外部录像机播放的电视节目的数据流”；输出的数据流是“记录到通过IEEE1394总线联接的外部录像机里的电视节目的数据流”。多个数据流就是这样被输出、输入。
数码TV接收机中，设有处理数据流的集成电路(LSI)作传输解码器，还设有一个与该集成电路不同的另一个集成电路，它是一个既将从外部输入的数据流提供给传输解码器、又将由传输解码器处理了的数据流输向外部的数据流输出、入接口集成电路(如IEEE1394接口集成电路)。而且，这些集成电路在印刷电路板上的连接根据应用系统而被最优化。然而，受时空的限制，现阶段的设计人员是不可能全面考虑到未来所有的使用方法，故将来的应用范围就会受限于人们在设计系统时所做出的设想。
最近，由于集成电路集成化的发展，而有可能将传输解码器和数据流输出、入接口放在一个集成电路内。为此，人们必须对在集成电路一直被利用的将来集成电路的应用范围及在使用集成电路的系统中所要实现的功能作出一个很好的设想。
另一方面，随着图像、声音数字化及网络化的发展，数据流输出、入接口的种类在增加，必须同时处理的数据流的数量也在增加。而且，数据流的处理内容也更加多样化。
本发明所涉及的数据流处理器，包括选择部分和第1～第5的处理部分。选择部分根据来自外部的控制将多个输入和多个输出对应好，将传给多个输入中的每一个输入的数据流传给所对应的输出；第1处理部分将第1数据流传给所述多个输入中的第1输入；第2处理部分将第2数据流传给所述多个输入中的第2输入；第3处理部分接收来自所述多个输出中的第1输出的数据流；第4处理部分接收来自所述多个输出中的第2输出的数据流；第5处理部分接收来自所述多个输出中的第3输出的数据流，对所接收的数据流进行规定的处理，再将加了该处理的数据流传给所述多个输入中的第3输入。
最好是，所述选择部分让所述多个输入和所述多个输出1对1对应好。
所述数据流处理器，可通过控制选择部分，在将来自第1处理部分的数据流传给第3及第4处理部分中之一的同时，将来自第2处理部分的数据流传给第3及第4处理部分中之另一个；还可通过控制选择部分，在将来自第1及第2处理部分中之一的数据流传给第3及第4处理部分中之一的同时，将来自第1及第2处理部分中之另一个的数据流传给第5处理部分，且将由第5处理部分处理后的数据流传给第3及第3处理部分中之另一个。这样的话，因可自由地改变输到选择部分的数据流在第3到第5处理部分之间的分配关系，故可提高具有处理多个数据流功能的装置构成上的自由度。
最好是，所述选择部分让所述多个输入中的某1个输入对应所述多个输出中的某2个输出。
所述数据流处理器，可通过控制选择部分，将来自第1处理部分的数据流传给第3及第4处理部分中之一和第5处理部分，且将由第5处理部分处理后的数据流传给第3及第4处理部分中之另一个。还可将来自第1处理部分的数据流传给第3及第4处理部分。
最好是，所述选择部分至少复用所述的多个输出中的2个输出，且以它作为1个新的输出。
根据所述数据流处理器，可自1个输出系统输出多个数据流。
图2是详细表示
图1中数据流处理器的构成的方框图。
图3(a)是用于说明从播放数据流中选出所希望的节目数据流，并将其储存于连接在IEEE1394总线上的AVHDD的处理过程的图；图3(b)是用于说明从数码VTR向外部硬盘器复制节目数据流的处理过程的图；图3(c)是用以说明从另外的播放选出节目数据流并将其存储在硬盘器里的处理过程；图3(d)是用以为说明从硬盘器中取出既存的数据播放信息，并将其放到在存储器中，再由CPU处理时的图。
图4(a)是用以说明同时向存储器106存储播放节目的AV重播数据和其音频数据的处理过程。图4(b)是为说明关于播放节目数据流的AV重播数据和相同节目同步用传输解码数据流形式录像于AVHDD112的情况。
图5是说明关于从接收播放中选取节目数据流，然后解除加在这个节目数据流上的播放密码，进一步在这个节目数据流上加上在储存硬盘上的记录用密码，录制在储存硬盘器上的处理过程。
图6是表示本发明的第2实施例所涉及系统的整体构成的方框图。
图7是详细表示图6中数据流处理器的构成的方框图。
图8(a)是为说明在AV解码器上进行解码并重现从数码摄录像机电视播放的图像和声音的处理过程。图8(b)是为说明关于通过以太网(R)进行接收，对于CPU选取的数据流进行非多路传输处理的情况。图8(c)是为说明调谐器选择处理从播放数据流中选取数码TV接收机的软件处理的节目表、密码解除用钥匙数据等处理的过程。
图9是表示本发明第3实施例所涉及开关组的构成的方框图。
图10及图11是用以说明图9所示的开关组的工作情况的时序图。
(实施例1)<系统的整体结构>
图1是表示本发明的第1实施例所涉及的数码TV接收机系统的整体结构的方框图。图1所示的系统，包括数码TV接收机100、AVHDD112和数码VTR113。
数码TV接收机100，包括数据流处理器101、存储器106、CPU107、AV解码器108和硬盘器109。
数据流处理器101，包括调谐器110及111、矩阵开关102、IEEE1394接口103、多路分解器104和HDD接口105。调谐器110及111是为接收数码TV播放的调谐器，向矩阵开关102输出所接收的播放数据流。数据流处理器101中被输入来自数码TV调谐器110及111的播放数据流、来自IEEE1394总线B2的数据流和来自硬盘器109的电视播放数据流。所输入的数据流被处理后又或是被储存在存储器106中，或是做为处理后的数据流被输出。另外，也有所输入的数据流原样输出的情况。从数据流处理器101向IEEE1394总线B2、硬盘器109、AV调谐器108输出数据流。
存储器106是数码TV接收机100中的主存储器。在CPU执行软件时或储存数据时，利用存储器106。另外，在存储器106中储存着由数据流处理器101处理了的数据流。
AV解码器108延长并输出由数码TV接收机100接收/重播了的AV数据。
硬盘器109既储存从数据流处理器101输出的数据流，又向数据流处理器101输出存储着的数据流。
AVHDD112是具有录制、电视播放数字AV数据流之功能的硬盘器。AVHDD112中包括它和总线B2之间的接口，且或录制从总线B2输入的数据流，或向总线B2输出电视播放数据流。
数字VTR113是具有录制、电视播放数字AV数据流之功能的VTR器。数字VTR113或录制从总线B2输入的数据流，或向总线B2输出电视播放数据流。
<数据流处理器101的内部构成>
图2是详细表示图1所示数据流处理器101的构成的方框图。
<矩阵开关102>
如图2所示，矩阵开关102，包括输入端T0～T7及T20、输出端T10～T18、开关组200～208和开关控制寄存器209。
输入端T0和T1接收来自调谐器110及111的数据流。输入端T2及T3接收来自多路分解器104中的输出端口OUT0及OUT1的数据流。输入端T4～T6接收来自IEEE1394接口103的输出端口OUT0～OUT2的数据流。输入端T7接收来自HDD接口105的输出端口OUT0的数据流。输入端T20接收来自CPU总线B1的控制信号。
开关组200～208，包括开关(00～70)～(08～78)。当开关(00～07)～(08～78)处于接通状态时，该开关组将已传送给输入端T0～T7的数据流再传送给输出端T10～T18。
开关控制寄存器209，根据从CPU107通过总线B1传送给输入端T20的控制信号，向开关组200～208提供控制信号。传送给开关组200～208的控制信号是指定该开关组内所包括的开关中哪一个开关接通的信号。每一个开关组200～208都根据来自开关控制寄存器209的控制信号，接通它所对应的开关(00～07)～(08～78)的一个开关。也就是说，每一个开关组200～208根据来自开关控制寄存器209的控制信号，选取传送给输入端T0～T7的数据流中的一个并将它传给输出端T10～T18。
按上述构成的矩阵开关102，根据来自开关控制寄存器209的每个控制信号让每一个输出端T10～T18及输入端T0～T7中的一个对应上，传送给已对上的输入端的数据流从每一个输出端T10～T18输出。也就是说，传送给输入端T0～T7的8个输入数据流中的每一个可以从9个输出端T10～T18中的任一端输出。
<IEEE1394接口103>
IEEE1394接口103，包括3个输入端口IN0～IN2和3个输出端口OUT0～OUT2。来自矩阵开关102的输出端T10～T12的数据流被传送给IEEE1394接口103的输入端口IN0～IN2。来自IEEE 1394接口103的输出端口OUT0～OUT2的数据流被传送给矩阵开关102的输入端T4～T6。IEEE1394接口103，对来自总线B2的数据流的接口形式进行变换，并从输出端口OUT0～OUT2将它输出；还对传送给输入端口IN0～IN2的数据流的接口形式进行变换并将它传给总线B2。
<HDD接口105>
HDD接口105，包括2个输入端口IN0及IN1和1个输出端口OUT0。来自矩阵开关102的输出端T18及T17的数据流被传送给HDD接口105的输入端口IN0及IN1。来自HDD接口105的输出端口OUT0的数据流被传送给矩阵开关102的输入端T7。HDD接口105，对来自硬盘器109的数据流的接口形式进行变换，并从输出端口OUT0将它输出；还对传送给输入端口IN0、IN1的数据流的接口形式进行变换并将它传给硬盘器109。
<多路分解器104>
多路分解器104，包括4个输入端口IN0～IN3和2个输出端口OUT0及OUT1。来自矩阵开关102的输出端T13～T16的数据流被传送给多路分解器104的输入端口IN0～IN3；来自多路分解器104的输出端口OUT0及OUT1的数据流被传送给矩阵开关102的输入端T2及T3。多路分解器104可以同时处理传给IN0～IN3的4个数据流。多路分解器104从输出端口OUT0、OUT1输出处理后的数据流，并或把多路分解处理(从数据流取出数据的处理)后所得到的数据录制在存储器106或把它传给AV分解器108。
<同时进行多个处理>
接下来，按顺序说明在上述构成的系统中，是如何同时对各种数据流进行各种处理、输出的。
<处理1>
参照图1、图2及图3(a)，说明将所接收的节目数据流暂存于AVHDD112中，并按时间差电视播放、表示它的处理(处理1)。
首先，说明从播放数据流中选取所希望的节目数据流并将其储存于AVHDD112的处理过程。
指示开关组203的开关03及开关组200的开关20接通的控制信号从CPU107传给矩阵开关102的开关控制寄存器209。据此，开关控制寄存器209就将使开关03及20接通的控制信号传给开关组203及200。开关03及20就变成接通状态。
由调谐器110接收的播放数据流(加密了的数据流)先被传送给矩阵开关102的输入端T0，再通过开关03从输出端T13输出，然后被传给多路分解器104的输入端口IN0。
多路分解器104由CPU107事先设定好，以便它能解除输入到输入端口IN0的数据流的密码，选取构成所希望的节目的数据流。多路分解器104解除输入到输入端口IN0的播放数据流的密码，选取构成所希望的节目的数据流并从输出端口OUT0将它输出。从多路分解器104的输出端口OUT0输出的数据流被传给矩阵开关102的输入端T2。输给输入端T2的数据流通过开关20从输出端T10输出，再又被传给IEEE 1394接口103的输入端口IN0。IEEE1394接口103通过总线B2将该数据流传送给AVHDD112。由AVHDD112储存该数据流。
其次，说明按顺序读出储存于AVHDD 112的节目数据流，按时间差重播所接收的节目的过程。
不仅指示接通开关组203的开关03及开关组200的开关20，还指示开关组204的开关44接通的控制信号从CPU107提供给矩阵开关102的开关控制寄存器209。据此，开关控制寄存器209将使开关03、20及追加开关44接通的控制信号传给开关组204。开关03、20及追加开关44就处于接通状态。
多路分解器104除上述设定以外，还由CPU107设定好，以便它能传给输入端口IN1的数据流中选取AV数据并将它传给AV解码器108。
此后，储存于AVHDD112的节目数据流被依次读出，并被从IEEE1394接口103的输出端口OUT0传给矩阵开关102的输入端T4。传给输入端T4的数据流通过开关44，而从输出端T14输出，再被传给多路分解器104的输入端口IN1。多路分解器104取出构成节目的AV数据并将它提供给AV解码器108。这样就实现了电视播放节目的AV电视播放。按上述的进行，将所接收的节目暂存于AVHDD 112中并按时间差电视播放、显示的处理。
<处理2>
下面，参照图1、图2及图3(b)，说明从数字VTR113向硬盘器109复制节目数据流的处理(处理2)。处理2与上述处理1同时进行。
指示开关组208的开关58接通的控制信号被从CPU107传给矩阵开关102的开关控制寄存器209。开关控制寄存器209据此将使开关58接通的控制信号传给开关组208。开关58据此而成为接通状态。另外，IEEE 1394接口103被设定为能从输出端口OUT1输出来自数字VTR113的电视播放数据流。还有，HDD接口105被设定好，以便将提供给输入端口IN0的数据流储存于硬盘器109。
若在做好上述设定后电视播放数字VTR113，所电视播放的数据流就被从IEEE1394接口103的输出端口OUT1提供给矩阵开关102的输入端T5，并通过开关58从输出端T18提供给HDD接口105的输入端IN0，而被储存于硬盘器109中，如图3(b)所示。
因处理2中的数据流在矩阵开关102内的经过途径和上述处理1的经过途径不同，故处理2可和处理1并列着同时进行。
<处理3>
下面，参照图1、图2及图3(c)，说明选取来自别的接收播放的节目数据流并将它记录到硬盘器109的处理(处理3)。处理3与上述处理1、2同时进行。
指示开关组205的开关15及开关组207的开关37接通的控制信号被从CPU107传给矩阵开关102的开关控制寄存器209。开关控制寄存器209据此将使开关15及37接通的控制信号传给开关组205及207。开关15及37就据此而成为接通状态。
由调谐器111接收了的播放数据流被传给矩阵开关102的输入端T1，并通过开关15被从输出端T15输出，然后又被输到多路分解器104的输入端口IN2。
多路分解器104由CPU107中事先设定好，以便可以选取构成所希望的节目的数据流。多路分解器104从被输入到输入端口IN2的播放数据流中选取构成所希望的节目的数据流，并将它从输出端口OUT1输出。从多路分解器104的输出端口OUT1输出的数据流被传给矩阵开关102的输入端T3。输入给输入端T3的数据流通过开关37而被从输出端T17输出，然后又被提供给HDD接口105的输入端口IN1。HDD接口105将该数据流储存于硬盘器109中。
因处理3中的数据流在矩阵开关102内的经过途径和上述处理1、2的经过途径不同，故处理3可和处理1、2并列着同时进行。
<处理4>
下面，参照图1、图2及图3(d)，说明选取储存在硬盘器109中的数据播放信息，并将它存到存储器106中再在CPU107中进行处理的情况(处理4)。处理4和上述处理1～3可同时进行。
指示开关组206的开关76接通的控制信号被从CPU107传给矩阵开关102的开关控制寄存器209。开关控制寄存器209据此将使开关76接通的控制信号传给开关组206。开关76就据此而成为接通状态。另外，多路分解器104由CPU107设定好，以便能从提供给输入端口IN3的数据流中选取数据播放信息并将它储存于存储器106中。
HDD接口105，选取事先存储于硬盘器109中的数据播放信息，并将它从输出端口OUT0提供给矩阵开关102的输入端T7。提供给输入端T7的数据流通过开关76被从输出端T16提供给多路分解器104的输入端口IN3。多路分解器104遵从设定从提供给输入端口IN3的数据流中选取数据播放信息并将它存储于储存器106中。如此，CPU107就可以参照储存在储存器106中的数据播放信息进行处理。
因处理4中的数据流在矩阵开关102内的经过途径和上述处理1～3的经过途径不同，故处理4可和处理1～3并列着同时进行。
<对一个数据流进行多个处理>
下面，说明在图1所示的系统中，对一个数据流进行多个处理、输出的情况。
<事例1>
首先，参照图1、图2及图4(a)、说明同时进行播放节目的AV电视播放处理、向储存器106储存该节目的音频数据之处理的情况(事例1)。
指示开关组203的开关03、开关组204的开关04接通的控制信号被从CPU107传给矩阵开关102的开关控制寄存器209。开关控制寄存器209据此将使开关03及04接通的控制信号传给开关组203及204。开关03及04据此而成为接通状态。另外，多路分解器104由CPU107设定好，以便能以PES包的形式从已传给输入端口IN0的数据流中选取要收看的节目的AV数据，并将它输给AV解码器108；多路分解器104还被设定好，以便能从已传给输入端口IN1的数据流中选取要收看的节目的AV数据，并以它作基本数据流，再将它存储于存储器106中。
来自调谐器110的播放数据流被传给矩阵开关102的输入端T0。该数据流通过开关03被从输出端T13传给多路分解器104的输入端口IN0。多路分解器104以PES包的形式从该数据流中选取要收看的AV数据，并将它输给AV解码器108。另一方面，来自调谐器110的播放数据流，通过矩阵开关102的开关04被从输出端T14传给多路分解器104的输入端口IN1。多路分解器104以基本数据流的形式从该数据流中选取要收看的节目的AV数据，再将它存储于存储器106中。
这样，一个数据流就能被分支而可同时对它进行多个处理。
<事例2>
其次，参照图1、图2及图4(b)、说明同时进行播放节目数据流的AV电视播放处理、以TS形式将该节目录制到AVHDD112的情况。
指示开关组203的开关03、开关组204的开关04及开关组200的开关20接通的控制信号被从CPU107传给矩阵开关102的开关控制寄存器209。开关控制寄存器209据此将使开关03、04及20接通的控制信号传给开关组203、204及200。开关03、04及20据此而成为接通状态。另外，多路分解器104由CPU107设定好，以便能以PES包的形式从已传给输入端口IN0的数据流中选取要收看的节目的AV数据，并将它输给AV解码器108；多路分解器104还被设定好，以便能以TS的形式从已传给输入端口IN1的数据流中选取要收看的节目的数据流，再将它从输出端口0输出；设定好IEEE 1394接口103，以便将传给输入端口IN0的数据流记录到AVHDD112中。
来自调谐器110的播放数据流被传给矩阵开关102的输入端T0。该数据流通过开关03被从输出端T13传给多路分解器104的输入端口IN0。多路分解器104以PES包的形式从该数据流中选取要收看的AV数据，并将它输给AV解码器108。另一方面，来自调谐器110的播放数据流，通过矩阵开关102的开关04被从输出端T15传给多路分解器104的输入端口IN1。多路分解器104以TS的形式从该数据流中选取要收看的节目，并从输出端口OUT0将它输出。从多路分解器104的输出端口OUT0输出的数据流被传给矩阵开关102的输入端T2，通过开关20被从输出端T10传给IEEE1394接口103的输入端口IN0。IEEE1394接口103通过总线B2将该数据流记录到AVHDD112中。
这样，一个数据流就能被分支而可同时对它进行多个处理。
<其它处理>
下面，参照图1、图2及图5，说明选取来自接收播放的节目数据流，将加给该节目数据流的播放用密码解除，加上硬盘记录用密码之后，再记录到硬盘器109里的处理。
指示开关组205的开关15、开关组206的开关26及开关组207的开关37接通的控制信号被从CPU107传给矩阵开关102的开关控制寄存器209。开关控制寄存器209据此将使开关15、26及37接通的控制信号传给开关组205、206及207。开关15、26及37据此而成为接通状态。由调谐器111接收的播放数据流被传给矩阵开关102的输入端T1，并通过开关15被从输出端T15输出，又被输到多路分解器104的输入端口IN2。
多路分解器104由CPU107中事先设定好，以便从已输入到输入端口IN2的数据流中选取构成被记录节目的数据流，解除播放用密码；以及给从输入端口IN3输入的数据流加上硬盘记录用密码。
多路分解器104从已输入到输入端口IN2的数据流中选取构成所希望的节目的数据流，解除加给该数据流的播放用密码，之后再从输出端口OUT0输出它。
从多路分解器104的输出端口OUT0输出的数据流被传给多路分解器104的输入端T2。输给输入端T2的数据流通过开关26而被从输出端T16输出，又被输到多路分解器104的输入端口IN3。
多路分解器104给输入到输入端口IN3的数据流加上硬盘记录用密码，再将它从输出端口OUT1输出。
从多路分解器104的输出端口OUT1输出的数据流被传给矩阵开关102的输入端T3。被输给输入端T3的数据流通过开关37被从输出端T17输出，又被传给HDD接口105的输入端口IN1。HDD接口105将该数据流储存于硬盘器109中。
这样，所输入的数据流就由多路分解器104解除播放用密码，经由矩阵开关102再次被输到多路分解器104中。在多路分解器104中，进行硬盘记录用密码化处理，再经过矩阵开关102自硬盘接口105存储于硬盘器109中。
<效果>
如上所述，在实施例1所涉及的系统下，可同时并列处理多个数据流，也可直接输出所输入的数据流。还可根据矩阵开关102内的开关是如何设定的来自由地改变系统结构。
需提一下，矩阵开关102、IEEE1394接口103及HDD接口105的输出入端口数并不限于上述个数，可根据所需的系统结构自由地设定它。也不排除其它种类的数据流输出入接口、数据流处理电路等。
(实施例2)<系统的整体结构>
图6是表示本发明的实施例2所涉及的数码TV接收机系统的整体结构的方框图。图6所示的系统，包括数码TV接收机500、AVHDD112和数码摄录像机508。
数码TV接收机500，包括数据流处理器501、存储器106、CPU107、以太网(R)接口507、DVD驱动器509。
数据流处理器501，包括调谐器111、矩阵开关502、IEEE1394接口503、多路分解器504、AV解码器505、HDD接口105和DMA电路506。向数据流处理器501输入来自调谐器111的播放数据流、来自总线B2的数据流和来自DVD驱动器509的电视播放数据流。所输入的数据流被处理后又或是被储存在存储器106中，或是做为处理后的数据流被输出。另外，也有所输入的数据流原样输出的情况。还可，从向存储器106储存数据流，或从存储器106读出数据流并将它输入。从数据流处理器501向总线B2、DVD驱动器509、AV解码器505输出数据流。
DVD驱动器509录制从数据处理器501输出的数据流，或向数据流处理器501输出所储存的数据流。
以太网(R)接口507或向存储器106储存通过以太网(R)接收了的数据，以及将存储器106内的数据发送给以太网。
数码摄录像机508或通过总线B2播放所录制了的AV数据流，或录制通过总线B2输入了的AV数据流。
<数据流处理器501的内部构成>
图7是详细表示图6所示的数据流处理器501的构成的方框图。
<矩阵开关502>
如图7所示，矩阵开关502，包括输入端T30～T37及T50、输出端T40～T48、开关组600～608和开关控制寄存器609。
输入端T30接收来自DMA电路506的输出端口OUT0的数据流。输入端T31接收来自调谐器111的数据流。输入端T32及T33接收来自多路分解器504的输出端口OUT0及OUT1的数据流。输入端T34～T36接收来自IEEE1394接口503的输出端口OUT0～OUT2的数据流。输入端T37接收来自HDD接口105的输出端口OUT0的数据流。输入端T50接收来自总线B1的控制信号。
开关组600，包括开关00～30、70。当开关00～30、70处于接通状态时，该开关组将已传送给输入端T30～T33、T37的数据流再传送给输出端T40。开关组601，包括开关01～31、71。当开关01～31、71处于接通状态时，该开关组将已传送给输入端T30～T33、T37的数据流再传送给输出端T41。开关组602，包括开关02～72。当开关02～72处于接通状态时，该开关组将已传送给输入端T30～T37的数据流再传送给输出端T42。开关组603，包括开关13～73。当开关13～73处于接通状态时，该开关组将已传送给输入端T31～T37的数据流再传送给输出端T43。开关组604，包括开关04、14、44～74。当开关04、14、44～74处于接通状态时，该开关组将已传送给输入端T30、T31、T34～T37的数据流再传送给输出端T44。开关组605，包括开关05、15、45～75。当开关05、15、45～75处于接通状态时，该开关组将已传送给输入端T30、T31、T34～T37的数据流再传送给输出端T45。开关组606，包括开关06、16、46～76。当开关06、16、46～76处于接通状态时，该开关组将已传送给输入端T30、T31、T34～T37的数据流再传送给输出端T46。开关组607，包括开关07～67。当开关07～67处于接通状态时，该开关组将已传送给输入端T30～T36的数据流再传送给输出端T47。开关组608，包括开关08～68。当开关08～68处于接通状态时，该开关组将已传送给输入端T30～T36的数据流再传送给输出端T48。
图7所示开关组600～608与图2所示的开关组200～208相比，省略了一部分开关。这是因为省略了将从IEEE1394接口503输入的数据输出给IEEE1394接口503时不可能通过的开关。
开关控制寄存器609，根据从CPU107通过总线B1传送给输入端T50的控制信号，向开关组600～608提供控制信号。传送给开关组600～608的控制信号是指定该开关组内所包括的开关中哪一个开关接通的信号。开关组600～608根据来自开关控制寄存器609的控制信号接通1个开关。也就是说，开关组600～608选择提供给输入端T30～T37的数据流中的一个并将它输出给输出端T40～T48。
按上述构成的矩阵开关502，可将传送给输入端T30～T37的8个输入数据流分别输出给9个输出端T40～T48中所指定的那一个输出端。
<IEEE1394接口503>
IEEE1394接口503，包括2个输入端口IN0、IN1和3个输出端口OUT0～OUT2。来自矩阵开关502的输出端T40、T41的数据流被传送给IEEE1394接口503的输入端口IN0、IN1。来自IEEE1394接口503的输出端口OUT0～OUT2的数据流被传送给矩阵开关502的输入端T34～T36。IEEE1394接口503，对来自总线B2的数据流的接口形式进行变换，并从输出端口OUT0～OUT2将它输出；还对传送给输入端口IN0、IN1的数据流的接口形式进行变换并将它传给总线B2。
<HDD接口105>
HDD接口105，包括2个输入端口IN0及IN1和1个输出端口OUT0。来自矩阵开关502的输出端T48及T47的数据流被传送给HDD接口105的输入端口IN0及IN1。来自HDD接口105的输出端口OUT0的数据流被传送给矩阵开关502的输入端T37。HDD接口105，对来自DVD驱动器509的数据流的接口形式进行变换，并从输出端口OUT0将它输出；还对传送给输入端口IN1的数据流的接口形式进行变换并将它传给DVD驱动器509。
<多路分解器504>
多路分解器504，包括3个输入端口IN1～IN3和2个输出端口OUT0及OUT1。来自矩阵开关502的输出端T44～T46的数据流被传送给多路分解器504的输入端口IN1～IN3；来自多路分解器504的输出端口OUT0及OUT1的数据流被传送给矩阵开关502的输入端T32及T33。多路分解器504可以同时处理传给IN1～IN3的3个数据流。多路分解器504从输出端口OUT0、OUT1输出处理后的数据流，并还会把多路分解处理(从数据流取出数据的处理)后所得到的数据通过总线B1录制在存储器106中。
<DMA电路506>
DMA电路506，包括输入端口IN0和输出端口OUT0。来自矩阵开关502的输出端T43的数据流被传送给DMA电路506的输入端口IN0；来自DMA电路506的输出端口OUT0的数据流被传送给矩阵开关502的输入端T30。DMA电路506将传输给输入端口IN0的数据流通过总线B1写入存储器106的同时，记录该数据流在存储器106的写入位置；它还在通过总线B1读出已写入存储器106内的数据流并将它从输出端口OUT0输出的同时，记录该数据流在存储器106中的读出位置。
<各种处理>
接下来，说明在图6所示的系统中是怎样对各种数据流进行各种处理的。
<处理1>
首先，参照图6、图7及图8(a)说明由AV解码器505对从数码摄录像机508电视播放的影像、音响数据流进行解码后，进行电视播放的情况。
指示开关组603的开关53及开关组602的开关02接通的控制信号从CPU107传给开关控制寄存器609。据此，开关控制寄存器609就将使开关53及02接通的控制信号传给开关组603及602。开关53及02就变成接通状态。进一步，在DMA电路506中设定存储器106内的数据储存区域地址，一边在这个数据储存区域存储输入的数据流，一边对应来自AV解码器505的数据要求，从数据储存区域读出数据流的形式设定好DMA电路506。
从数码摄录像机508向总线B2输出的音像数据流被输入到IEEE1394接口503，再通过输出端口OUT1，输入到矩阵开关502的输入端T35。该数据流通过开关53，从输出端T43输入到DMA电路506的输入端口IN0。DAM电路506在存储器106内的储存区域中写入该数据流。这时的DMA电路，参照存储器106内数据流的读出位置，在记录着还没有读出的数据流的区域不能写入数据流。也就是，在存储器106内，记录着未读出数据流以外的区域写入数据流。
从AV解码器505提出数据要求时，DMA电路506就从存储器106内的数据储存区域读出被储存着的数据流，然后通过输出端口OUT0传给矩阵开关组502的输入端T30。这时的DMA电路，参照存储器106内数据流的读出位置，从已经记录着数据流的区域读出的数据流。这个数据流通过数据流开关02从输出端T42过渡给AV解码器505的输入端口IN0，再由AV解码器505进行AV解码处理后被显示播放。
<处理2>
下面，参照图6、图7及图8(b)说明对通过以太网(R)接收，由CPU选取的数据流的多路分解处理。
指示开关组604的开关04接通的控制信号被从CPU107传给开关控制寄存器609。开关控制寄存器609据此将使开关04接通的控制信号传给开关组604。开关04据此而成为接通状态。另外，将多路分解器504设定为对传给输入端口IN1的数据流进行多路分解处理，并将处理结果储存在存储器106的形式。还有，设定DMA电路506为从存储器106内的接收数据流储存区域读出数据流，然后从输出端口OUT0输出的形式。
以太网(R)接口507接收的数据包，通过总线B1储存于存储器106的以太网(R)数据接收区域。CPU107处理这个以太网(R)数据包，从中取出所希望的数据流，储存在存储器106的接收数据流储存区域中。
DMA电路读出储存在存储器106内的储存在接收数据储存区域中的数据，从输出端口OUT0传给矩阵开关502的输入端口T30。该数据流通过开关04从输出端T44传给多路分解器504的输入端口IN1。多路分解器504对所输入的数据流进行多路分解处理，并将其结果储存于存储器106中。
这样，就可以通过非通常性的数据流接口，如以太网(R)等的接口，对所接收的数据流进行多路分解处理。
<处理3>
下面，参照图6、图7及图8(c)，说明有关从调谐器111接收的电视播放数据流(传输数据流)中取出要用数码TV接收机500的软件进行处理的节目表、解码钥匙数据等的处理。
首先说明传输数据流的数据格式化和它的多路分解处理。传输数据流是由一连串的传输包构成的。传输包为188位长的数据包，储存了各种各样的数字电视播放数据。储存在传输包中的数据主要分为PES(Packet El-ementary Stream)数据包和段数据。PES数据包储存了构成电视播放节目的音像数据(基本数据)。段数据储存了作为数码TV接收机的软件处理对象的节目表及解码用钥匙等。各个传输包都被附加了包识别子(PID)。包识别子表示储存了的数据的种类，既影像、音频、节目表等。并且，段数据的先头附加有标题信息。标题信息还隐含了段数据内容的详细种类、内容变更状况的信息。
多路分解器504，识别输入的传输数据流包的包识别子，判断它是应该接收的电视节目的基本数据流，还是应该接收的段数据。然后进行传输数据流包单位的选择(包识别子的筛选处理)。其后，从传输数据流包中选出PEC包过段数据。对于被取出的段数据进一步进行基于段数据的标题信息筛选处理(段筛选处理)，其内容一般为对于判断段数据的标题部分16字节，与32种的条件数据进行比较，判定有无一致。经过筛选的PES包或是段数据，它们的每一种暂存于存储器106后，PES包，亦即音像数据经过AV解码器505的伸长处理后由电视播放。另一方面，段数据被软件处理，取出节目表或是密码解除用钥匙数据，由此来控制数码TV接收机500的操作。
一般的讲，数码TV播放的传输数据流的数据传输率约为30Mbps(2000包/秒)，这样就有必要用这个数据传输率在实际时间中实行多路分解处理。特别是对于1个传输数据流包，最大有必要实行10次区域筛选处理。也就是，有必要实行在1秒钟内，对于2000包×10个的段数据进行32种×16字节的比较处理(合计100兆字节的比较处理)。
实施例2中，多路分解处理的包识别子筛选处理及段筛选处理不是实时处理，而是分两次进行的。
首先，多路分解器504用包筛选处理的方法取出应接收的基本数据，然后储存于存储器106中。另一方面，多路分解器504，由在输入的数据流中只留下具有应该接收的段数据的包识别子的传输数据流包而生成的部分传输数据流包，并将其暂存于存储器106中。然后，按顺序从存储器106中取出被暂存的部分传输数据流，再一次输给多路分解器504进行段筛选处理。
一般的讲，数码TV播放的传输数据流的数据传输率30Mbps中，1～2Mbps为段数据的传输率，剩下的为基本数据的传输率。也就是，经过包识别子筛选处理取出的，只是由接收对象的段数据构成的部分传输数据流的平均数据传输率最多为1～2Mbps。其结果，段筛选处理所必要的比较处理能力与上述的实时处理中被接收的传输数据流的情况相比较，可减轻1/30～1/15。如此，电路的规模就可缩小，由软件进行的段筛选处理就成为可能。
以下，具体说明如上所述的2阶段多路分解处理的操作过程。在这里，从电视播放接收的传输数据流内，设定应接收的段数据的平均数据传输率为1Mbps。
指示开关组605的开关15、开关组603的开关23及开关组604的开关04接通的控制信号被从CPU107传给开关控制寄存器609。开关控制寄存器209据此将使开关15、23及04接通的控制信号传给开关组604。开关15、23及04据此而成为接通状态。另外，多路分解器104设定为对于从输入端口IN2输入的数据流，由包识别子筛选处理取出的只包含应接收的段数据包，作成只由这个包形成的部分传输数据流，然后由输出端口将它输出的形式。还有，多路分解器504还被设定为对于从输入端口IN1被输入的数据流能够进行选择段数据和向存储器106储存处理。再有，在DMA电路506中设定存储器106内的数据储存区域地址，同时DMA电力506设定为将传给输入端口IN0的数据流储存于这个区域，且低速(1Mbps)读出该储存数据，然后从输出端口OUT0输出的形式。
由调谐器111接收的播放数据流(加密了的数据流)先被传送给矩阵开关502的输入端T31，再通过开关15从输出端T45输出，然后被传给多路分解器504的输入端口IN2。多路分解器504，从这个数据流中用包识别子筛选处理只取出包含段数据的包，生成只由段数据形成的部分传输数据流，然后将它由输出端口OUT0输出。因为应接收的段数据的平均数据传输率为1Mbps，所以这个部分数据流的数据传输率也为1Mbps。这个部分数据流被传给矩阵开关502的输入端T32，通过开关23从输出端T43输给电路506的输入端口IN0。DMA电路506在存储器106内的数据储存区域暂存被输入的部分数据流。同时，若在该数据储存区域上已存有数据流的情况下，DMA电路用低速(1Mbps)读出这个数据流，然后从输出端口OUT0输出。这个数据流通过矩阵开关502的开关04，从输出端T44输给多路分解器504的输入端口IN1。多路分解器504对于从输入端口IN1输入的数据流进行取出段数据和段数据筛选处理，并将其结果数据储存于存储器106的所定区域。
正如这样，为进行不需要按实际时间处理的区域筛选处理暂存数据流后，可以重新以低速数据流的形式处理。
如此，因将多路分解处理分为了2个阶段，削减进行区域筛选处理的电路规模及由软件进行区域筛选处理都成为了可能。
在这里，设定为了由DMA电路506低速读出储存在存储器106的部分传输数据流的形式，然而，也可以设定为多路分解器504提出数据要求，对应于此，DMA电路506从存储器106的数据储存区域读出部分传输数据流，提供给多路分解器504的形式。也就是，对应于矩阵开关502的各个输出端，设定数据要求信号的输入，这个数据要求信号沿着矩阵开关502的联接反方向，通过与该输出端相对应的输入端输给提供数据流的地方。在上述例中，从多路分解器504的输入端口IN1输出数据要求信号，其经过矩阵开关502，从DMA电路506的输出端口OUT0输入给DMA电路506。DMA电路506根据这个数据要求信号读出储存在存储器106的部分数据流。被读出的部分数据流经过矩阵开关502提供给多路分解器504的输入端口IN1。这样，根据对应于数据要求提供数据，做为处理对象的部分数据流的数据传输率发生变动时，也可以通过软对应实行多路分解处理。
<效果>
如上所述，实施例2中，因为设置了对于存储器106的数据流可以读出写入的DMA电路506，暂存数据流处理中的数据及把CPU107处理了的数据做为数据流处理都变成了可能，进一步提高了系统构成的自由度。
另外，因为数据的提供是对应于数据要求信号而实施的，所以就增加了操作的自由度，操作的组合形式可能的输入输出及处理方法的种类。
还有，这个实施例中所表示了的输入、输出端口的数量，只是做为一个例子而已，实际运用中不受其限制。还有，这里只说明了数据的要求信号从多路分解器504过渡给DMA电路506的例子，同样也不受其限制，对应于所有的数据流提供方及接收方的矩阵开关的设定都可能进行过渡。更有胜者，不单单是数据要求信号，其他的控制信号一样可以过渡。
(实施例3)实施例1及2所述的是，矩阵开关的开关组从8个输入端输入的数据流中选择1个数据流，并将其输出的情况。实施例3的特征是，矩阵开关的开关组可以将复数数据流复用处理后输出的情况。
<开关组的构成>
图9是表示本发明第3实施例所涉及开关组的构成的方框图。开关组以外的构成与图6及图7所示的系统相同。参照图9，各个数据流0～7，表示有效数据输入的数据允许信号0～7在变成有源时被各自的寄存器800～807取存。另外，数据允许信号0～7被输入到复用控制电路808中，复用控制电路808管理着寄存器800～807中哪个寄存器中储存着数据的信息。另外，复用控制电路808在暂存器800～807中储存数据后，在控制选择其顺序方式的控制选择器809的同时，输出输出数据允许信号和输出数据选择信号。但是，从开关控制寄存器609输入的输出选择信号，控制对于每一个输入数据是否进行复用处理。输出数据允许信号和输出数据选择信号也被输入到输出地指示电路810中。输出地指示电路810中由开关控制寄存器609指定向开关组的输入和输出地的对应关系。基于这个对应关系，输出地指示电路810输出输出地指示信号。输出地指示信号是表示输出数据信号所表示的输入信号应输出的输出地。这样，开关组在输出复用了复数个输入数据中所指定的数据的同时，可以识别各个被复用了的数据，输出表示输出地的信号。输入被复用了的数据和输出地指示信号的电路参照输出地指示信号从复用了的数据分离为原数据，可以对各个数据实施个别处理。
<开关组的操作>
这个开关组的工作时序图的例子由图10来表示。在这个例中，数据0、1、2、3被输入，设定开关控制寄存器609的指示为数据中的0、1、2要复用输出。还有开关控制寄存器609指定数据0的输出地为1，数据1的输出地为0，数据2的输出地为3的对应方式。首先，输入的数据0储存于寄存器800，下一个时钟时选择器809选择数据0输出，与此同时，从输出地指示电路810输出表示输出地1的输出地指示信号。其次，同时输入数据1、2、3，写入各自的寄存器801～803。这些数据根据复用控制电路808的指示，在下一个时钟时，输出数据1的同时表示输出地0的输出地指示信号被输出，还有，在下一个时钟时，输出数据2的同时表示输出地3的输出地指示信号也被输出。但是，数据3由于开关控制寄存器609没有给出输出的指示而不被输出。有了能实现如此操作的开关组，就可以复用多个输入数据流为1个数据流而输入给AV解码器505等。
与这个开关组的操作时序图不同的例用图11表示。在这个例中，数据0、1、2、3被输入，其中，设定开关控制寄存器609的指示为数据中的0、1、要复用输出。还有开关控制寄存器609指定数据0的输出地为1，数据1的输出地为对应输出地0和3的分枝输出形式。首先，输入的数据0储存于寄存器800，在下一个时钟时，选择器809选择数据0输出，与此同时，从输出地指示电路810输出表示输出地1的输出地指示信号。其次，同时输入数据1、2、3，写入各自的寄存器801～803。这些数据根据复用控制电路808的指示，在下一个时钟时，输出数据1的同时表示输出地0的输出地指示信号和表示输出地3的输出地指示信号被输出。但是，数据2和3由于开关控制寄存器609没有给出输出指示而不被输出。有了能实现如此操作的开关组，就可以复用多个输入数据流为1个数据流，对于复数个数据流进行个别处理的AV解码器505等只需输入这一个数据流即可。还有，也可以将输入AV解码器的3个系统的数据流中的2个做为相同的数据流。也就是，在实施1中说明了的实现分解1个数据流为2种类型数据的处理的方法，利用复用输出数据输出开关组也可以实现。
<系统所能实现的功能>
在具备了如上说明了的开关组后，图6及图7所表示的系统可实现以下的功能。还有，在这里的AV解码器505，接收由复数个数据流复用后而形成的输入数据流，据输出地指示信号，取出被复用了的数据做为可以被解码的另外的AV数据。
现在说明在AV解码器上同时解码来自联接在总线B2上的数码摄影机508的电视播放数据流和来自联接在HDD接口105上的DVD驱动器509的电视播放数据流的2个音像显示的情况。
通过CPU107及开关控制寄存器609，设定开关组602为在接通开关42及72后，复用来自输入端T34输入的数据流及来自从输入端T37输入的数据流，然后再输出的形式。还有，设定IEEE1394接口503为从输出端口OUT0能输出来自数码摄录像机508的电视播放数据流。再有，设定HDD接口105为从输出端口OUT0能输出来自DVD驱动器509的电视播放数据流的形式。
来自数码摄录像机508的电视播放数据流从IEEE1394接口503的输出端口OUT0输入给开关42。另一方面，来自DVD驱动器509的电视播放数据流从HDD接口105的输出端口OUT0输入给开关72。这2个数据流由开关组602复用后输入给AV解码器505的输入端口IN0。AV解码器505将复用了的2个数据流各自解码，显示处理。
如上述的构成进行操作，做为电路来讲，只需要1个数据流联接系统，就可以自由的联接复数个数据流。
权利要求
1.一种数据流处理器件，其特征在于包括根据来自外部的控制将多个输入和多个输出对应好，将传给所述多个输入中的每一个输入的数据流传给所对应的输出的选择部分；将第1数据流传给所述多个输入中的第1输入的第1处理部分；将第2数据流传给所述多个输入中的第2输入的第2处理部分；接收来自所述多个输出中的第1输出的数据流的第3处理部分；接收来自所述多个输出中的第2输出的数据流的第4处理部分；以及接收来自所述多个输出中的第3输出的数据流，对所接收的数据流进行规定的处理，再将加了该处理的数据流传给所述多个输入中的第3输入的第5处理部分。
2.根据权利要求第1项所述的数据流处理器件，其特征在于所述选择部分，让所述多个输入和所述多个输出1对1地对应好。
3.根据权利要求第1项所述的数据流处理器件，其特征在于所述选择部分，让所述多个输入中的某1个输入对应所述多个输出中的某2个输出。
4.根据权利要求第2项所述的数据流处理器件，其特征在于所述选择部分，复用所述多个输出中的至少2个输出为1个新的输出。
5.根据权利要求第3项所述的数据流处理器件，其特征在于所述选择部分，复用所述多个输出中的至少2个输出为1个新的输出。
6.根据权利要求第1项所述的数据流处理器件，其特征在于所述第5处理部分，从所接收的数据流中选取所希望的信息来生成部分数据流，再将所生成的部分数据流传给所述多个输入中的第3输入。
7.根据权利要求第1项所述的数据流处理器件，其特征在于所述第3处理部分及第4处理部分中至少有1个处理部分对所接收的数据流的接口形式进行变换并将它输出。
8.根据权利要求第1项所述的数据流处理器件，其特征在于所述第1数据流及所述第2数据流中至少有1个数据流，包含图像数据及/或声音数据；所述第3处理部分及第4处理部分中至少有1个处理部分对包括在所接收的数据流中的图像数据及/或声音数据进行解码。
9.根据权利要求第8项所述的数据流处理器件，其特征在于上述第5处理部分，从所接收的数据流中选取所希望的图像数据及/或声音数据，将所选取的图像数据及/或声音数据传给所述多个输入中的第3输入。
10.根据权利要求第1项所述的数据流处理器件，其特征在于所述第1数据流及所述第2数据流中至少有1个数据流被加密；所述第5处理部分破解加给所接收的数据流的密码。
11.根据权利要求第1项所述的数据流处理器件，其特征在于所述第5处理部分给所接收的数据流加密。
12.根据权利要求第1项所述的数据流处理器件，其特征在于所述第1数据流及所述第2数据流中至少有1个数据流被用第1密码方法加密；所述第5处理部分破解加给所接收的数据流的密码；所述数据流处理器件还包括第6处理部分；所述第6处理部分，接收来自所述多个输出中的第4输出的数据流，并用第2密码方法给所接收的数据流加密，再将已加密的数据流传给所述多个输入中的第4输入。
13.根据权利要求第1项所述的数据流处理器件，其特征在于还包括存储部分；所述第3处理部分及所述第4处理部分中至少有1个处理部分，将所接收的数据流写入所述存储部分中；所述第1处理部分及所述第2处理部分中至少有1个处理部分，从所述存储部分中读出数据流，再将所读出的数据流传给所对应的输入。
14.根据权利要求第13项所述的数据流处理器件，其特征在于所述第3处理部分及所述第4处理部分中至少有1个处理部分，存储写到所述存储部分里的数据流在所述存储部分中的写入位置；所述第1处理部分及所述第2处理部分中至少有1个处理部分，存储从所述存储部分读出的数据流在所述存储部分中的读出位置。
15.根据权利要求第14项所述的数据流处理器件，其特征在于所述第1处理部分及所述第2处理部分中至少有1个处理部分，参照所述第3处理部分及所述第4处理部分中至少1个处理部分所存储的写入位置来从所述存储部分读出数据流。
16.根据权利要求第14项所述的数据流处理器件，其特征在于所述第3处理部分及所述第4处理部分中至少有1个处理部分，参照所述第1处理部分及所述第2处理部分中至少1个处理部分所存储的读出位置，来把数据流写到所述存储部分内存储了尚未读出的数据流的那一区域以外。
17.根据权利要求第13项所述的数据流处理器件，其特征在于所述第1数据流及所述第2数据流中至少有1个数据流包括多个包；所述多个包中的每一个包，包括用于识别要否的识别信息；所述第5处理部分，参照所述识别信息来取出包含在所接收的数据流中的多个包中的所希望的包，并用该包生成第1部分数据流，再将该第1部分数据流传给所述多个输入中的第3输入；所述第3处理部分及所述第4处理部分中至少有1个处理部分，将所接收的第1部分数据流写入所述存储部分；所述第1处理部分及所述第2处理部分中至少有1个处理部分，从所述存储部分读出第1部分数据流，再将它作为第2部分数据流传给所对应的输入；所述第3处理部分及所述第4处理部分中至少有1个处理部分，从所接收的第2部分数据流中抽出所希望的信息。
全文摘要
本发明为一数据流处理器件，它包括选择部分和第1到第5处理部分。选择部分根据来自外部的控制将多个输入和多个输出对应好，将传给多个输入中的每一个输入的数据流传给所对应的输出；第1处理部分将第1数据流传给所述多个输入中的第1输入；第2处理部分将第2数据流传给所述多个输入中的第2输入；第3处理部分接收来自所述多个输出中的第1输出的数据流；第4处理部分接收来自所述多个输出中的第2输出的数据流；第5处理部分接收来自所述多个输出中的第3输出的数据流，对所接收的数据流进行规定的处理，再将加了该处理的数据流传给所述多个输入中的第3输入。
文档编号H04N5/775GK1406063SQ0212708
公开日2003年3月26日 申请日期2002年7月29日 优先权日2001年8月6日
发明者沟端孝彦 申请人:松下电器产业株式会社