低功耗晶振电路的利记博彩app
【专利摘要】本发明公开了一种低功耗晶振电路，包括晶振元件、信号放大器、反馈电阻、第一电容与第二电容，所述信号放大器的控制端与外部电源连接，所述信号放大器的输入端分别与反馈电阻的一端、晶振元件的一端、第一电容的一端连接，所述信号放大器的输出端分别与反馈电阻的另一端、晶振元件的另一端、第二电容的一端连接，所述第一电容的另一端、第二电容的另一端均接地；其中，所述低功耗晶振电路还包括一电荷泵，所述电荷泵的输入端与外部电源连接，电荷泵的输出端与信号放大器的控制端连接。本发明的低功耗晶振电路结构简单，减少了流过晶振元件的电流，降低了整个电路的功耗。
【专利说明】
低功耗晶振电路
技术领域
[0001]本发明涉及集成电路领域，更具体地涉及一种低功耗晶振电路。
【背景技术】
[0002]普通晶振电路一般采用皮尔斯振荡器结构，其作用是为芯片外的晶体提供足够的能量，以产生持续和可靠的振荡信号。晶振被广泛应用在有计时需求的通信电路中。普通晶振电路由片外晶振元件(石英晶体振荡器)和驱动电路组成，当驱动电路提供足够大的负阻时，晶振便能起振。该负阻由驱动电路跨导决定，跨导越大所提供的负阻越大。在实际使用过程中，为了保证晶振能快速、稳定的起振，驱动电路需要提供理论值5?10倍的跨导，所以普通的提高跨导做法是增大驱动管宽长比或加大驱动管偏置电流来实现。增加驱动管宽长比或使其尺寸增大，这会增加晶振输入端寄生电容，使震荡频率出现偏差;加大偏置电流会导致功耗增加，尤其是在以电池供电的低功耗应用下很不适用。
[0003 ]如图1所示，现有的晶振电路由晶振元件OX、信号放大器Amp、反馈电阻Rf、负载电容C1/C2组成。信号放大器Amp作用是为晶振元件OX提供足够大的负阻做为晶振元件OX启振的能量。反馈电阻Rf通过反馈确定信号放大器Amp的工作点，为了不影响增益，反馈电阻Rf取值通常为I?1M Ω。电容Cl、C2的容值决定了晶振元件OX启振的中心频率。图2为现有技术中信号放大器的电路图，如图所示，采用P型MOS管Mpl、N型MOS管Mnl共同驱动的方式，能产生较大的跨导，且不用外加直流偏置。在启振后，晶振元件OX所消耗的电流，也即是从电源端VDD抽走的电流表示为lb。根据电路参数的设置，一般Ib大小为500nA?5μΑ不等。且在图1与图2中，晶振元件的输入表示为“D”，输出表示为“Ε”。
[0004]但是在上述电路中，为了保证晶振元件OX启振及维持振荡的稳定性，要么加大驱动管偏置电流，这将导致功耗增加;要么加大驱动管尺寸，但会导致寄生电容增大，使振荡频率发生偏移。
[0005]因此，有必要提供一种改进低功耗晶振电路来克服上述缺陷。
【发明内容】
[0006]本发明的目的是提供一种低功耗晶振电路，本发明的低功耗晶振电路结构简单，减少了流过晶振元件的电流，降低了整个电路的功耗。
[0007]为实现上述目的，本发明提供一种低功耗晶振电路，包括晶振元件、信号放大器、反馈电阻、第一电容与第二电容，所述信号放大器的控制端与外部电源连接，所述信号放大器的输入端分别与反馈电阻的一端、晶振元件的一端、第一电容的一端连接，所述信号放大器的输出端分别与反馈电阻的另一端、晶振元件的另一端、第二电容的一端连接，所述第一电容的另一端、第二电容的另一端均接地;其中，所述低功耗晶振电路还包括一电荷栗，所述电荷栗的输入端与外部电源连接，电荷栗的输出端与信号放大器的控制端连接。
[0008]较佳地，所述电荷栗包括第一开关、第二开关、第三开关、第四开关、第五开关、第三电容及第四电容;所述第一开关一端与外部电源、第五开关的一端共同连接，所述第一开关的另一端与所述第二开关的一端、第三电容的一端共同连接，所述第二开关的另一端、第三开关的一端、第五开关的另一端、第四电容的一端及信号放大器的控制端共同连接，所述第三开关的另一端、第三电容的另一端、第四开关的一端共同连接，所述第四开关的另一端、第四电容的另一端均接地。
[0009]较佳地，所述信号放大器包括第一电阻、第二电阻、第一场效应管及第二场效应管，所述第一电阻的一端与第五开关的另一端连接，所述第一电阻的另一端与第一场效应管的源极连接，所述第一场效应管的栅极与第二场效应管的栅极连接并与反馈电阻的一端、晶振元件的一端、第一电容的一端连接;所述第一场效应管的漏极与第二场效应管的漏极连接并与反馈电阻的另一端、晶振元件的另一端、第二电容的一端连接;所述第二场效应管的源极与第二电阻的一端连接，所述第二电阻的另一端接地。
[0010]较佳地，所述第一电阻与第二电阻均为变阻器。
[0011]较佳地，所述低功耗晶振电路还包括缓冲器链，所述缓冲器链包括偶数个反相器，且各个所述反相器依次串联连接，所述缓冲器链的输入端与所述反馈电阻的另一端、晶振元件的另一端共同连接，以对所述晶振元件输出的信号进行整形。
[0012]较佳地，所述低功耗晶振电路还包括时钟生成电路、计数器及控制逻辑，所述时钟生成电路与所述缓冲器链的输出端连接，所述时钟生成电路产生两相不交叠的时钟，一相时钟控制所述第一开关、第三开关的开/关，另一相时钟控制所述第二开关、第四开关的开/关;所述计数器分别与所述缓冲器链与控制逻辑连接，所述计数器对所述缓冲器链输出的信号进行计数;所述控制逻辑与计数器连接，当所述计数器计数达到设定数量时，所述控制逻辑控制所述第五开关断开。
[0013]与现有技术相比，本发明的低功耗晶振电路，由于在外部电源与信号放大器之间连接有电荷栗，由于电荷栗降压的作用，使得信号放大器输入端电压为电源电压的1/2;这样根据电荷守恒，电荷栗输入端从外部电源上抽走的电流为其输出端电流的1/2;因此可以节省整个电路的电流消耗，减少了整个电路的功耗。
[0014]通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明的实施例。
【附图说明】
[0015]图1为现有技术的晶振电路结构图。
[0016]图2为现有技术的晶振兀件的具体电路图。
[0017]图3为本发明的低功耗晶振电路的结构图。
[0018]图4为本发明的低功耗晶振电路的具体电路结构图。
[0019]图5为本发明的低功耗晶振电路的时钟生成电路输出的时钟脉冲的波形图。
【具体实施方式】
[0020]现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种低功耗晶振电路，本发明的低功耗晶振电路结构简单，减少了流过晶振元件的电流，降低了整个电路的功耗。
[0021]请参考图3，图3为本发明的低功耗晶振电路的结构图。如图所示，本发明的低功耗晶振电路包括晶振元件OX、信号放大器Amp、反馈电阻Rf、电荷栗CP、第一电容Cl与第二电容C2。所述信号放大器Amp的控制端C通过所述电荷栗CP与外部电源VDD连接，具体地，所述电荷栗CP的输入端A与外部电源VDD连接，电荷栗CP的输出端B与信号放大器Amp的控制端C连接;所述信号放大器Amp的输入端D分别与反馈电阻Rf的一端、晶振元件OX的一端、第一电容Cl的一端连接，所述信号放大器Amp的输出端E分别与反馈电阻Rf的另一端、晶振元件OX的另一端、第二电容C2的一端连接，所述第一电容Cl的另一端、第二电容C2的另一端均接地。在本发明中，由于电荷栗CP降压的作用，电荷栗CP的输出端B电压为VDD/2;如图3所示，设定电荷栗CP的输出端B输出的电流为Ib，根据电荷守恒，电荷栗CP的输入端A从外部电源VDD上抽走的电流为Ib/2，因此，减少了流过晶振元件的电流，降低了整个电路的功耗。
[0022]请再结合参考图4，图4为本发明的低功耗晶振电路的具体电路结构图。如图所示，所述电荷栗CP包括第一开关Tl、第二开关T2、第三开关T3、第四开关T4、第五开关T5、第三电容C3及第四电容C4。所述第一开关Tl 一端与外部电源VDD、第五开关T5的一端共同连接，且构成所述电荷栗CP的输入端A，所述第一开关Tl的另一端与所述第二开关T2的一端、第三电容C3的一端共同连接，所述第二开关T2的另一端、第三开关T3的一端、第五开关T5的另一端、第四电容C4的一端及信号放大器Amp的控制端C共同连接，并构成所述电荷栗CP的输出端B，从而可通过闭合所述第五开关T5而使所述电荷栗CP被旁路掉;所述第三开关T3的另一端、第三电容C3的另一端、第四开关T4的一端共同连接，所述第四开关T4的另一端、第四电容C4的另一端均接地。所述信号放大器Amp包括第一电阻Rl、第二电阻R2、第一场效应管Mp及第二场效应管Mn;所述第一电阻Rl的一端与第五开关Tl的另一端连接，并构成所述信号放大器Amp的控制端C，所述第一 Rl电阻的另一端与第一场效应管Mp的源极连接，所述第一场效应管Mp的栅极与第二场效应管Mn的栅极连接并与反馈电阻Rf的一端、晶振元件OX的一端、第一电容Cl的一端连接，并构成所述Amp的输入端D ；所述第一场效应管Mp的漏极与第二场效应管Mn的漏极连接并与反馈电阻Rf的另一端、晶振元件OX的另一端、第二电容C2的一端连接，并构成所述Amp的输出端E;所述第二场效应管Mn的源极与第二电阻R2的一端连接，所述第二电阻R2的另一端接地;且在本发明的优选实施方式中，所述第一电阻Rl与第二电阻R2均为变阻器，从而可通过调节所述第一电阻Rl与第二电阻R2的阻值而调所述第一场效应管Mp及第二场效应管Mn的电流。
[0023]作为本发明的优选实施方式，所述低功耗晶振电路还包括缓冲器链Buf，所述缓冲器链Buf包括偶数个反相器，且各个所述反相器依次串联连接，如图4所示。所述缓冲器链Buf的输入端与所述反馈电阻Rf的另一端、晶振元件OX的另一端共同连接，以对所述晶振元件OX输出的信号进行整形。再有，本发明的所述低功耗晶振电路还包括时钟生成电路、计数器及控制逻辑，所述时钟生成电路与所述缓冲器链Buf的输出端连接，所述时钟生成电路产生两相不交叠时钟Φ 1、Φ 2，其中，时钟Φ 1、Φ 2的相位情况参见图5; —相时钟Φ I控制所述第一开关Tl、第三开关T3的开/关，另一相时钟Φ2控制所述第二开关T2、第四开关T4的开/关;所述计数器分别与所述缓冲器链Buf与控制逻辑连接，所述计数器对所述缓冲器链Buf输出的信号进行计数;所述控制逻辑与计数器连接，当所述计数器计数达到设定数量(例如100)时，所述控制逻辑输出时钟脉冲Φ5控制所述第五开关T5断开。
[0024]请再结合参考图3至图5，描述本发明低功耗晶振电路的工作原理。当电源刚上电，晶振电路还没启动时，连接外部电源VDD与电荷栗CP输出端B的第五开关T5闭合(Φ 5 =“I”)，也就是A端与B端之间的开关闭合;此时，电荷栗CP处于被旁路状态，外部电源VDD直接为晶振元件OX供电，晶振元件OX能快速启振。通过调节变阻器第一电阻R1、第二电阻R2的值可以控制晶振元件OX驱动级(信号放大器Amp)的电流。晶振元件OX启动后，其输出经缓冲器链Buf整形，计数器对经过整形后的时钟信号进行计数，计数达到一定数量后(例如:100个时钟周期)，所述控制逻辑将产生控制信号使电荷栗CP的旁路开关(第五开关T5)断开(Φ5=“O”)。同时，时钟产生电路将产生两相不交叠时钟Φ I和Φ2，该两相时钟主要用于控制电荷栗CP的开关，且时钟产生电路还为系统提供基准时钟CLK。
[0025]对于电荷栗CP电路，当Φ I = “I”且Φ 2 = “O”时，第三电容C3和第四电容C4串联，夕卜部电源VDD为两个串联电容第三电容C3和第四电容C4充电；当Φ1= “O”，且Φ2= “I”时，第三电容C3和第四电容C4并联，外部电源VDD与两个电容第三电容C3和第四电容C4断开连接。根据前后两个相位电荷守恒，可以得到所述电荷栗CP的输出端B的输出电压为VDD/2。这样，输入到晶振电路的电压为外部电源电压VDD的一半，但是输出电流为电荷栗CP输入电流的两倍，实际从外部电源VDD上抽走的电流则减小一半。在晶振元件OX启振后，由于电荷栗CP为晶振元件OX供电，因此，可以节省整个电路的电流消耗，减少了整个电路的功耗。
[0026]以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。
【主权项】
1.一种低功耗晶振电路，包括晶振元件、信号放大器、反馈电阻、第一电容与第二电容，所述信号放大器的控制端与外部电源连接，所述信号放大器的输入端分别与反馈电阻的一端、晶振元件的一端、第一电容的一端连接，所述信号放大器的输出端分别与反馈电阻的另一端、晶振元件的另一端、第二电容的一端连接，所述第一电容的另一端、第二电容的另一端均接地;其特征在于，还包括一电荷栗，所述电荷栗的输入端与外部电源连接，电荷栗的输出端与信号放大器的控制端连接。2.如权利要求1所述的低功耗晶振电路，其特征在于，所述电荷栗包括第一开关、第二开关、第三开关、第四开关、第五开关、第三电容及第四电容;所述第一开关一端与外部电源、第五开关的一端共同连接，所述第一开关的另一端与所述第二开关的一端、第三电容的一端共同连接，所述第二开关的另一端、第三开关的一端、第五开关的另一端、第四电容的一端及信号放大器的控制端共同连接，所述第三开关的另一端、第三电容的另一端、第四开关的一端共同连接，所述第四开关的另一端、第四电容的另一端均接地。3.如权利要求2所述的低功耗晶振电路，其特征在于，所述信号放大器包括第一电阻、第二电阻、第一场效应管及第二场效应管，所述第一电阻的一端与第五开关的另一端连接，所述第一电阻的另一端与第一场效应管的源极连接，所述第一场效应管的栅极与第二场效应管的栅极连接并与反馈电阻的一端、晶振元件的一端、第一电容的一端连接;所述第一场效应管的漏极与第二场效应管的漏极连接并与反馈电阻的另一端、晶振元件的另一端、第二电容的一端连接;所述第二场效应管的源极与第二电阻的一端连接，所述第二电阻的另一端接地。4.如权利要求3所述的低功耗晶振电路，其特征在于，所述第一电阻与第二电阻均为变阻器。5.如权利要求3所述的低功耗晶振电路，其特征在于，还包括缓冲器链，所述缓冲器链包括偶数个反相器，且各个所述反相器依次串联连接，所述缓冲器链的输入端与所述反馈电阻的另一端、晶振元件的另一端共同连接，以对所述晶振元件输出的信号进行整形。6.如权利要求5所述的低功耗晶振电路，其特征在于，还包括时钟生成电路、计数器及控制逻辑，所述时钟生成电路与所述缓冲器链的输出端连接，所述时钟生成电路产生两相不交叠的时钟，一相时钟控制所述第一开关、第三开关的开/关，另一相时钟控制所述第二开关、第四开关的开/关;所述计数器分别与所述缓冲器链与控制逻辑连接，所述计数器对所述缓冲器链输出的信号进行计数;所述控制逻辑与计数器连接，当所述计数器计数达到设定数量时，所述控制逻辑控制所述第五开关断开。
【文档编号】H03K3/012GK106059533SQ201610402965
【公开日】2016年10月26日
【申请日】2016年6月6日
【发明人】蔡化
【申请人】四川和芯微电子股份有限公司