一种具有低延时功耗积的抗单粒子翻转的锁存器的制造方法
【专利说明】-种具有低延时功耗积的抗单粒子翻转的锁存器 【技术领域】
[0001] 本发明属于集成电路技术领域，具体设及一种新型的具有低延时功耗积的抗单粒 子翻转的锁存器。 【【背景技术】】
[0002] 随着集成电路制造工艺的进步，CMOS器件的特征尺寸已深入到纳米级，数字电路 的供电电压W及节点临界电荷也在不断下降，导致其越来越容易受到单粒子效应(S抓）引 起的软错误的影响。特别是对于锁存器或触发器，一旦其内部节点受到单粒子的影响，将造 成锁存状态翻转，导致存储的信号遭到破坏。单粒子效应已成为数字集成电路软错误的主 要来源。对于应用于特殊领域(航空航天，军工等)的数字存储忍片，有必要对其进行抗福照 加固处理。
[0003] 高性能的抗福照锁存器具有临界电荷大，翻转恢复时间短，写入速度快，功耗低等 特点。所有针对锁存器的抗福照加固措施基本可W分为3类：（1)拥有内部互锁反馈路径的 锁存器，如Dual Interlocked Storage Cell(DICE); (2)反馈冗余抗单粒子效应锁存器， 化6化ack Redundant沈U-tolerant Latch(阳RST);(3)通过增大晶体管尺寸来加固锁存 器敏感节点的电容，如Schmitt化igger Iatch(ST);运些加固手段的效果需要从抗单粒子 翻转的能力、电路面积、电路速度、功耗等方面来衡量。T. Calin和M. Nicolaids提出的DICE latch(T.Cal in，M.Nicolaids，R.Velazco，1996,IEEETransactionsonNuclearScience,43， p2874.)具有良好的抗单粒子翻转能力，其关键节点的临界电荷远大于传统的锁存器，但是 需要很大的硬件开销，如大尺寸的晶体管。M.Fazeli和S.G.Miremadi等人提出的FERST latch(M.Fazeli，S.G.Miremadi，A.EjIali，A.Patooghy,2009,CompUtersfe DigitalTechniques，3，p289.)其内部节点具有良好的抗单粒子效应的能力，然而，如果注 入粒子能量足够强的话，锁存器的外部输出节点同样有很大翻转的风险，同时电路还有较 大的功耗延时积W及一定的硬件开销。因此有必要对上述加固方法从硬件上进行进一步的 优化。 【
【发明内容】
】
[0004] 本发明的目的在于克服上述现有技术的缺点，提供一种具有低延时功耗积的抗单 粒子翻转的锁存器
[0005] 本发明的目的在于克服上述加固方法的不足，提供一种写入速度快的具有低延时 功耗积的抗单粒子翻转的锁存器，W运用于高速低功耗抗福照数字集成电路。
[0006] 为达到上述目的，本发明采用W下技术方案予W实现：
[0007] -种具有低延时功耗积的抗单粒子翻转的锁存器，包括存储主体电路、控制电路 W及两个输入端口和两个互补的输出端口；存储主体电路设置有四个冗余晶体管;两个互 补的输出端口为第一存储节点和第二存储节点；锁存器工作于数据写入阶段时，四个冗余 晶体管在能够第一存储节点和第二存储节点的控制下关断，切断电路的负反馈通路;控制 电路设置有第一控制节点和第二控制节点。
[000引所述存储主体电路包括PMOS管MPUPMOS管MP2、PM0S管MP3、PM0S管MP4、匪OS管 MNl、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5、NMOS管MN6 W 及NMOS管MN7;四个冗余晶 体管分别为 PMOS 管 MPl、PM0S 管 MP2、NM0S 管 MNl 和 NMOS 管 MN2;
[0009] PMOS管MPl的栅极接第一存储节点，漏极接PMOS管MP3的源级，PMOS管MPl的源级和 衬底接VDD; PMOS管MP2的栅极接第二存储节点，漏极接PMOS管MP4的源级，PMOS管MP2的源级 和衬底接VDD; PMOS管MP3的栅极接第一控制节点，漏极接第二控制节点，PMOS管MP3的衬底 接VDD;PMOS管MP4的栅极接第二控制节点，漏极接第一控制节点，PMOS管MP4的衬底接VDD; [00 10] NMOS管MNl的栅极接第一存储节点，漏极接NMOS管MN3的源级，NMOS管MNl的源级接 地;醒OS管MN2的栅极接第二存储节点，漏极接醒OS管MN4的源级，醒OS管MN2的源级接地； 醒OS管MN3的栅极接第一存储节点，漏极接第二存储节点;醒OS管MN4的栅极接第二存储节 点，漏极接第一存储节点;NMOS管MN5的栅极接第二存储节点，漏极接第一控制节点，NMOS管 丽5的源级接醒OS管MN7的漏极;醒OS管MN6的栅极接第一存储节点，漏极接第二控制节点， NMOS管MN6的源级接NMOS管MN7的漏极;NMOS管MN7的栅极接时钟信号CLKB，NMOS管MNl、NMOS 管 MN2、NMOS 管 MN3、NMOS 管 MN4、NMOS 管 MN5、NMOS 管 MN6 和 NMOS 管 MN7 的衬底均接地。
[0011] 所述控制电路包括PMOS管MP5、PM0S管MP6W及PMOS管MP7;PM0S管MP5的栅极接第 二控制节点，漏极接第一控制节点，PMOS管MP5的源级接PMOS管MP7的漏极;PMOS管MP6的栅 极接第一控制节点，漏极接第二控制节点，PMOS管MP6的源级接PMOS管MP7的漏极;PMOS管 MP7的栅极接CLK信号，PMOS管MP5、PMOS管MP6 W及PMOS管MP7的衬底均接VDD。
[0012] 与现有技术相比，本发明具有W下有益效果：
[0013] 本发明在传统的锁存器的基础上，增加了两路交叉禪合结构来形成负反馈通路， 为电路提供良好的抗单粒子翻转能力；加入四个受存储节点控制的冗余晶体管，加快传输 模式下电路的写入速度。该电路对外有4个端口，两个输入端口，两个互补输出端口。当电路 工作于传输状态时，运四个晶体管将切断电路的负反馈通路，加快锁存器的写入速度。当电 路工作于锁存状态时，负反馈通路可W隔离翻转状态或者加速翻转状态的恢复，提升电路 的抗单粒子翻转的能力。
[0014] 在40nm CMOS工艺下的仿真结果表明，本发明在实现基本的电路功能的基础上具 有较强的抗单粒子翻转的能力（临界电荷大于IOfC),是传统锁存器单元的50倍。在实现同 等抗福照能力的基础上，相比于上述加固锁存器，本发明电路拥有相对较少的晶体管数目 W及较小的写入延迟和功耗。本发明的延时功耗积仅为FERST单元的7.5 %，为DICE单元的 15.2%。因此，有理由相信，本发明更适于抗福照高速低功耗数字电路的应用。 【【附图说明】】
[0015] 图1为传统锁存器的电路结构图；
[0016] 图2为本发明的电路结构图。
[0017] 其中，CLK为时钟信号;D为数据输入信号;Q为第一存储节点；QB为第二存储节点互 补的数据输出信号;P和PB为控制节点；100为锁存器的控制电路，200为存储主体电路。 【【具体实施方式】】
[0018] 下面结合附图对本发明做进一步详细描述：
[0019] 参见图1和图2,本发明在传统的锁存器基础上(如图1所示），利用两路交叉禪合的 晶体管来形成负反馈通路，加快被翻转的敏感节点的恢复速度。整个抗福照D锁存器电路共 有4个对外端口，两个输入端口（D，化K)，两个互补