一种自重构返回式混频器的制造方法
【技术领域】
[0001]本发明涉及一种自重构返回式混频器，属于混频器技术。
【背景技术】
[0002]在射频接收系统中，混频器负责将射频信号变频至基带或者中频频段，是接收链路中的核心模块，作为射频信号和中频信号的链接，其功耗水平在接收链路中占据了可观的份额。因此为了实现整体接收电路的低功耗，对混频器功耗的优化设计十分关键。此外，混频器需要具备足够高的转换增益，用以抑制中频模块较高的噪声系数对整个接收链路的影响。
[0003]鉴于以上背景，近年来一种被称为返回式混频器的新结构被提出并得到了应用。返回式混频器的主要思想在于复用了射频跨导级，将其同时用来放大射频信号以及变频后中频信号的放大。然而在返回式结构的设计过程中，为保证在射频频率处得到足够高的跨导值，跨导级通常采用共源的开环结构。该结构同时也起到了放大中频信号的作用，因其本身开环结构的限制，中频信号的线性度受到了严重的制约。
【发明内容】
[0004]发明目的:为了克服现有技术中存在的不足，本发明提供一种自重构返回式混频器，该混频器的跨导级同时起到了射频跨导和中频放大器的作用:对于输入射频信号该跨导级呈现出开环结构，以获得较高的等效跨导；对于中频信号该跨导级呈现出电阻负反馈放大器结构，以保证较高的线性度。
[0005]技术方案:为实现上述目的，本发明采用的技术方案为:
[0006]一种自重构返回式混频器，包括自重构跨导级，输入的射频电压信号经过自重构跨导级转化为射频电流，射频电流经过下变频和低通滤波转化为中频信号，中频信号反馈回自重构跨导级；自重构跨导级对输入的射频电压信号呈现出开环结构，自重构跨导级对反馈的中频信号呈现出负反馈放大器的拓扑结构。
[0007]本发明提供的自重构跨导级，在为射频电压信号提供高带宽的同时，实现了高线性度的中频增益，缓解了传统反馈结构中转换增益和中频线性度之间的矛盾。
[0008]具体的，所述自重构跨导级包括第一 PM0S管MP1、第二 PM0S管MP2、第三PM0S管MP3、第四 PM0S 管 MP4、第五 PM0S 管 MP5、第六 PM0S 管 MP6、第一 NM0S 管 MN1、第二 NM0S 管MN2、第五NM0S管MN5、第六NM0S管MN6、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9、第十电容C10、第i^一电容C11、第十二电容C12、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10 ；
[0009]第一 PM0S管MP1的源极接电源电压，栅极接第三电容C3的下极板，漏极接第三PM0S管MP3的源极；第三PM0S管MP3的栅极接偏置电压Vbl，漏极接第五NM0S管MN5的漏极?’第五NM0S管MN5的栅极接偏置电压Vb2，源极接第一 NM0S管MN1的漏极；第一 NM0S管丽1的栅极接第九电容C9的下极板，源极接地；第五PMOS管MP5的栅极接第一电容C1的下极板，源极接电源，漏极接第五电容C5的下极板；第一电容C1的上极板、第三电容C3的上极板以及第九电容C9的上极板接输入电压正端Vinp，第五电容C5的上极板接第一 PMOS管MP1的漏极，第七电容C7的上极板接第三PMOS管MP3的漏极，第^^一电容C11的上极板接第一 NMOS管丽1的漏极，第五电容C5的下极板、第七电容C7的下极板、第i^一电容C11的下极板接第五PMOS管MP5的漏极；第一电阻R1的正极接第一 PMOS管MP1的栅极，负极接参考电压VbO ;第三电阻R3的正极接参考电压VbO，负极接第三PM0S管MP3的漏极；第五电阻R5的正极接第三PM0S管MP3的漏极，负极接第一 NM0S管丽1的栅极；第九电阻R9的正极接第一 NM0S管丽1的栅极，负极接第三NM0S管丽3的漏极；第七电阻R7的正极接第五PM0S管MP5的栅极，负极接参考电压Vb3 ;
[0010]第二 PMOS管MP2的源极接电源电压，栅极接第四电容C4的下极板，漏极接第四PM0S管MP4的源极；第四PM0S管MP4的栅极接偏置电压Vbl，漏极接第六NM0S管MN6的漏极；第六NM0S管MN6的栅极接偏置电压Vb2，源极接第二 NM0S管MN2的漏极；第二 NM0S管丽2的栅极接第十电容C10的下极板，源极接地；第六PM0S管MP6的栅极接第二电容C2的下极板，源极接电源，漏极接第六电容C6的下极板；第二电容C2的上极板、第四电容C4的上极板以及第十电容C10的上极板接输入电压负端Vinn，第六电容C6的上极板接第二PM0S管MP2的漏极，第八电容C8的上极板接第四PM0S管MP4的漏极，第十二电容C12的上极板接第二 NM0S管丽2的漏极，第六电容C6的下极板、第八电容C8的下极板、第十二电容C12的下极板接第六PM0S管MP6的漏极；第二电阻R2的正极接第二 PM0S管MP2的栅极，负极接参考电压VbO ;第四电阻R4的正极接参考电压VbO，负极接第四PM0S管MP4的漏极；第六电阻R6的正极接第四PM0S管MP4的漏极，负极接第二 NM0S管丽2的栅极；第十电阻R10的正极接第二 NM0S管丽2的栅极，负极接第四NM0S管MN4的漏极；第八电阻R8的正极接第六PM0S管MP6的栅极，负极接参考电压Vb3。
[0011]具体的，该自重构返回式混频器还包括双平衡开关以及负载级，所述双平衡开关以及负载级包括第七PM0S管MP7、第八PM0S管MP8、第九PM0S管MP9、第十PM0S管MP10、第三NM0S管MN3、第四NM0S管MN4、第^^一电阻R11、第十二电阻R12、第十三电阻R13、第十四电阻R14、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容 C17 ;
[0012]第七PM0S管MP7的栅极接本振信号负极，源极接第五电容C5的下极板，漏极接第三NM0S管丽3的漏极；第八PM0S管MP8的栅极接本振信号负极，源极接第六电容C6的下极板，漏极接第四NM0S管MN4的漏极；第九PM0S管MP9的源极接第五电容C5的下极板，栅极接本振信号正极，漏极接第四NM0S管MN4的漏极；第十PM0S管MP10的源极接第六电容C6的下极板，栅极接本振信号正极，漏极接第三NM0S管丽3的漏极；第三NM0S管丽3的栅极与第四NM0S管MN4的栅极互连；第三NM0S管MN3的源极接地，漏极接第九电阻R9的负极；第四NM0S管MN4的源极接地，漏极接第十电阻R10的负极；第十一电阻R11的正极接第三NM0S管MN3的漏极，负极接第三NM0S管MN3的栅极；第十二电阻R12的正极接第四NM0S管MN4的漏极，负极接第四NM0S管MN4的栅极；第十三电阻R13的正极接第五NM0S管丽5的漏极，负极接输出电压正极；第十四电阻R14的正极接第四NM0S管MN4的漏极，负极接输出电压负极；第十三电容C13的正极接第三NM0S管丽3的漏极，负极接第四NM0S管MN4的漏极；第十四电容C14的正极接第三NMOS管MN3的漏极，负极接地；第十五电容C15的正极接第四NMOS管MN4的漏极，负极接地；第十六电容C16的正极接第十三电阻R13的负极，负极接地；第十七电容C17的正极接第十四电阻R14的负极，负极接地。
[0013]有益效果:本发明提供的自重构返回式混频器，核心是自重构跨导级，该自重构跨导级对输入射频呈现出开环结构，保证了较高的射频跨导值；变频后的中频信号被重新馈送到该自重构跨导级，此时该自重构跨导级对中频信号呈现出电阻负反馈放大器的拓扑结构，从而保证了中频增益的线性度；相比传统的返回式混频器，本发明显著提升了跨导级对中频信号的增益线性度。
【附图说明】
[0014]图1为本发明的自重构返回式混频器电路图；
[0015]图2为本发明的自重构无源混频器分别在混频开关输出端以及总输出端的双音测试图。
【具体实施方式】
[0016]下面结合附图对本发明作更进一步的说明。
[0017]本发明提供了一种自重构返回式混频器，该混频器的自重构跨导级同时起到了射频跨导和中频放大器的作用:对于输入射频信号该跨导级呈现出开环结构以获得较高的等效跨导，对于中频信号该跨导级呈现出电阻负反馈放大器结构，可保证较高的线性度。
[0018]如图1所示，为自重构返回式混频器的电路结构图，包括自重构跨导级和双平衡开关以及负载级。
[0019]所述自重构跨导级包括第一 PM0S管MP1、第二 PM0S管MP2、第三PM0S管MP3、第四 PM0S 管 MP4、第五 PM0S 管 MP5、第六 PM0S 管 MP6、第一 NM0S 管 MN1、第二 NM0S 管 MN2、第五NM0S管MN5、第六NM0S管MN6、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九电容C9、第十电容C10、第^^一电容C11、第十二电容C12、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10。
[0020]自重构跨导级的电路结构为:第一PM0S管MP1的源极接电源电压，栅极接第三电容C3的下极板，漏极接第三PM0S管MP3的源极；第三PM0S管MP3的栅极接偏置电压Vbl，漏极接第五NM0S管MN5的漏极；第五NM0S管MN5的栅极接偏置电压Vb2，源极接第一 NM0S管丽1的漏极；第一 NM0S管丽1的栅极接第九电容C9的下极板，源极接地；第五PM0S管MP5的栅极接第一电容C1的下极板，源极接电源，漏极接第五电容C5的下极板；第一电容C1的上极板、第三电容C3的上极板以及第九电容C9的上极板接输入电压正端Vinp，第五电容C5的上极板接第一 PM0S管MP1的漏极，第七电容C7的上极板接第三PM0S管MP3的漏极，第i^一电容C11的上极板接第一 NM0S管丽1的漏极，第五电容C5的下极板、第七电容C7的下极板、第十一电容C11的下极板接第五PM0S管MP5的漏极；第一电阻R1的正极接第一 PM0S管MP1的栅极，负极接参考电压VbO ;第三电阻R3的正极接参考电压VbO，负极接第三PM0S管MP3的漏极；第五电阻R5的正极接第三PM0S管MP3的漏极，负极接第一NM0S管MN1的栅极；第九电阻R9的正极接第一 NM0S管MN1的栅极，负极接第三NM0S管MN3的漏极；第七电阻R7的正极接第五PMOS管MP5的栅极，负极接参考电压Vb3 ;第二 PMOS管MP2的源极接电源电压，栅极接第四电容C4的下极板，漏极接第四PMOS管MP4的源极；第四PMOS管MP4的栅极接偏置电压Vbl，漏极接第六NMOS管MN6的漏极；第六NMOS管MN6的栅极接偏置电压