高速逐次逼近型模数转换器的电容阵列型数模转换器电路的利记博彩app
【技术领域】
[0001] 本发明涉及模拟集成电路设计技术领域，尤其是一种高速逐次逼近型模数转换器 的电容阵列型数模转换器电路。
【背景技术】
[0002] 随着集成电路先进制造工艺技术的发展，半导体工艺已经发展到20纳米以下的 节点。半导体工艺的进步给数字电路带来了低电源电压、低功耗、高集成度和小芯片面积等 特点。但是对于模拟电路，传统器件的设计变得更加复杂和难以实现，因此在电路系统中将 尽可能多的功能由模拟域转化到功能日益强大的数字域去实现成为研究热点。
[0003] 模数转换器是搭建数字电路和模拟世界的桥梁和纽带，需要能够兼容深亚微米下 低电源电压的需求，同时为了满足系统最大数字化的需求需要提供足够宽的输入信号带 宽。电容阵列型逐次逼近型模数转换器因其极低功耗以及随着工艺进步转换速度的极大提 升逐渐受到人们青睐，其在医疗仪器、工业控制及微机接口等领域应用越来越广泛。然而传 统的采用二进制权重的电容阵列型数模转换器的输入总电容随转换精度成幂指数增加，严 重限制了高精度下输入信号的带宽。同时，在最高位进行转换时，由于节点电容比较大，输 入的基准电压需要有比较大的驱动能力，这将严重增加基准电路的功耗。
【发明内容】
[0004] 本发明的目的在于提供一种既扩大了输入信号的带宽，又降低了基准电路的功 耗，满足对高速模数转换器的高带宽低功耗的需求的高速逐次逼近型模数转换器的电容阵 列型数模转换器电路。
[0005] 为实现上述目的，本发明采用了以下技术方案：一种高速逐次逼近型模数转换器 的电容阵列型数模转换器电路，包括全差分非二进制权重的开关电容阵列，其输入端分别 接输入信号VIP、输入信号VIN、基准高电平VREFT和基准低电平VREFB，其输出端通过采样 开关与动态比较器的输入端相连，动态比较器的输出端输出比较结果信号t至开关控制逻 辑产生电路的输入端，开关控制逻辑产生电路的输出端输出多个开关控制信号至全差分非 二进制权重的开关电容阵列。
[0006] 所述全差分非二进制权重的开关电容阵列由第一开关电容阵列和第二开关电容 阵列组成，所述采样开关由第一采样开关S1和第二采样开关S2组成，第一开关电容阵列的 输入端分别接输入信号VIP、基准高电平VREFT和基准低电平VREFB，第一开关电容阵列的 输出端通过第一米样开关S1与动态比较器的第一输入端相连，第二开关电容阵列的输入 端分别接输入信号VIN、基准高电平VREFT和基准低电平VREFB，第二开关电容阵列的输出 端通过第二采样开关S2与动态比较器的第二输入端相连，动态比较器的输出端与开关控 制逻辑产生电路的输入端相连，开关控制逻辑产生电路的输出端输出多个开关控制信号分 别至第一开关电容阵列和第二开关电容阵列。
[0007] 所述第一开关电容阵列由第一开关电容阵列单元和第二开关电容阵列单元组成， 第一开关电容阵列单元由第一电容阵列和第一开关阵列组成，第二开关电容阵列单元由第 二电容阵列和第二开关阵列组成；所述第三开关电容阵列由第三开关电容阵列单元和第四 开关电容阵列单元组成，第三开关电容阵列单元由第三电容阵列和第三开关阵列组成，第 四开关电容阵列单元由第四电容阵列和第四开关阵列组成；所述第三电容阵列和第二电容 阵列所包含的电容相同，所述第三开关阵列与第二开关阵列所包含的开关相同，所述第四 电容阵列和第一电容阵列所包含的电容相同，所述第四开关阵列与第一开关阵列所包含的 开关相同。
[0008]所述第一电容阵列包括电容0心、04和081，0<1<11;第一开关阵列包括开关1(0、 KS、KPJPKN^ 0 <i<n;电容CA。的上极板分别与开关K0、KS的一端相连，开关K0的另一 端接基准高电平VREFT，开关KS的另一端接输入信号VIP，电容CA。的下极板与电容CA:的 上极板相连，电容下极板与电容CBi的下极板相连，电容CBi的上极板分别与开关KS、 吧和KNi的一端相连，开关KS的另一端接输入信号VIP，开关KP啲另一端接基准高电平 VREFT，开关1(队的另一端接基准低电平VREFB;电容CAi的下极板分别与电容CBi的下极板、 电容CA1+1的上极板相连；当i>l时，电容CA啲上极板与电容CBi:的下极板相连。
[0009] 所述第二电容阵列包括电容CE。、CEJPCFyO<i<n;第二开关阵列包括开关 K0、KS、KBPjPKBNp0 <i<n;电容CE。的上极板分别与开关K0、KS的一端相连，开关K0 的另一端接基准低电平VREFB，基准高电平VREFT，开关KS的另一端接输入信号VIP，电容 CE。的下极板与电容CEi的上极板相连，电容下极板与电容CFi的下极板相连，电容CFi 的上极板分别与开关KS、KBPjPKBNi的一端相连，开关KS的另一端接输入信号VIP，开关 KBPi的另一端接基准低电平VREFB，开关KBNi的另一端接基准高电平VREFT;电容CEi的下 极板分别与电容下极板、电容CE1+1的上极板相连；当i>l时，电容CEi的上极板与电 容下极板相连。
[0010] 所述第三电容阵列包括电容CE。、CEjPCFyCXi<n;第三开关阵列包括开关 K0、KS、KBPjPKBNp0 <i<n;电容CE。的上极板分别与开关K0、KS的一端相连，开关K0 的另一端接基准高电平VREFT，开关KS的另一端接输入信号VIN，电容CE。的下极板与电容 CEi的上极板相连，电容CE:的下极板与电容CFi的下极板相连，电容CFi的上极板分别与开 关KS、KBPjPKBNi的一端相连，开关KS的另一端接输入信号VIN，开关KBPi的另一端接基 准高电平VREFT，开关耶队的另一端接基准低电平VREFB;电容CEi的下极板分别与电容CFi 的下极板、电容CE1+1的上极板相连；当i>l时，电容CE 上极板与电容CFii的下极板相 连。
[0011] 所述第四电容阵列包括电容0~、0心和081，0<1<11;第四开关阵列包括开关1(0、 KS、KPJPKN^ 0 <i<n;电容CA。的上极板分别与开关K0、KS的一端相连，开关K0的另一 端接基准低电平VREFB，开关KS的另一端接输入信号VIN，电容CA。的下极板与电容CA:的 上极板相连，电容下极板与电容CBi的下极板相连，电容CBi的上极板分别与开关KS、 KPJPKNi的一端相连，开关KS的另一端接输入信号VIN，开关KP 另一端接基准低电平 VREFB，开关1(队的另一端接基准高电平VREFT;电容CAi的下极板分别与电容CBi的下极板、 电容CA1+1的上极板相连；当i>l时，电容CA啲上极板与电容CBi:的下极板相连。
[0012]所述电容CA。的电容值为2C，电容CBi的电容值为2C，电容CAi的电容值为C;电容 CE。的电容值为2C，电容CFi的电容值为2C，电容CEi的电容值为C。
[0013] 由上述技术方案可知，本发明的优点如下：第一，逐次逼近型模数转换器中的电容 型数模转换器主要完成输入信号的采样，以及采样信号和基准电压的比例电压作相减操作 产生余差信号；开关控制逻辑产生电路根据时钟和动态比较器的比较结果信号调节开关 阵列控制信号，最终产生接近零的余差信号；由于电容阵列单元采用C-2C的电容结构，采 样模式下的输入总电容是固定常数值，这一方面可以简化输入电压缓冲器的设计，同时扩 大了输入信号的带宽。尤其是当转换器的分辨率比较高时，这种结构相对于常规的二进制 权重的电容阵列优势更加明显；第二，本发明提出的全差分的开关电容阵列单元将每一支 路通过复制两路相同的开关电容阵列并联，在开关控制逻辑产生电路产生的控制信号作用 下，动态比较器从最高位到最低位，每一次操作只有一个开关控制信号发生变化；对基准电 路来说每一次比较只有一个电容分支发生由基准高电平到低电平或者由低电平到高电平 的转换；这种工作模式可以极大降低差分基准电路的驱动能力，从而降低基准电路的功耗 来实现整个电路系统的低功耗需求。
【附图说明】
[0014] 图1是本发明的电路框图； 图2是本发明的电路原理图； 图3是本发明的工作流程图。
【具体实施方式】
[0015] 如图1所示，一种高速逐次逼近型模数转换器的电容阵列型数模转换器电路，包 括全差分非二进制权重的开关电容阵列10,其输入端分别接输入信号VIP、输入信号VIN、 基准高电平VREFT和基准低电平VREFB，其输出端通过采样开关20与动态比较器30的输入 端相连，动态比较器30的输出端输出比较结果信号Yi至开关控制逻辑产生电路40的输入 端，开关控制逻辑产生电路40的输出端输出多个开关控制信号至全差分非二进制权重的 开关电容阵列10。全差分非二进制权重的开关电容阵列10主要是调