时间数字转换器系统和方法
【技术领域】
[0001]本发明涉及半导体领域，更具体地涉及时间数字转换器系统和方法。
【背景技术】
[0002]由于各种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成度的提高，半导体工业已经历了快速的发展。在大多数情况下，这种集成度的提高源自半导体工艺节点的缩小(例如，向着亚20nm节点缩小工艺节点)。
[0003]伴随着半导体工艺节点的缩小，全数字锁相环(ADPLL)发生了转变。ADPLL用数字组件取代了模拟PLL的模拟部件，并且在一些情况下，完全采用了不同的结构。许多ADPLL结构的一个共同组件是时间数字转换器，或TDC。TDC将时间信息转换为编码的数字信号。可以将这种编码的数字信号输入至数字控制振荡器中。
【发明内容】
[0004]为解决上述问题，本发明提供了一种器件，包括:控制电路；连接的时间数字转换器电路，具有连接至控制电路的第一输入端的第一输出端；以及选通电路，具有连接至第一信号的第一输入端、连接至第二信号的第二输入端、和连接至时间数字转换器电路的第一输入端的输出端，控制电路的输出端连接至时间数字转换器电路的第二输入端和选通电路的第三输入端。
[0005]其中，时间数字转换器电路是单端时间数字转换器电路。
[0006]其中，时间数字转换器电路是差分时间数字转化器电路。
[0007]其中，时间数字转换器电路进一步包括:延迟线，具有连接至时间数字转换器电路的第一输入端的输入端和连接至时间数字转换器电路的第一输出端的输出端；以及读出电路，连接在延迟线和时间数字转换器电路的第二输入端之间。
[0008]其中，控制电路配置为向时间数字转换器电路提供时钟信号。
[0009]其中，控制电路配置为基于第一信号启动选通电路。
[0010]其中，控制电路配置为基于时间数字转换器电路的第一输出端的电平使选通电路复位。
[0011]其中，第一信号是参考信号，第二信号是反馈信号。
[0012]其中，控制电路进一步包括:第一触发器，包括:输入端，连接至逻辑高值；时钟输入端，连接至控制电路的第一输入端；输出端，连接至控制电路的输出端；以及复位输入端，连接至第一信号。
[0013]其中，选通电路进一步包括:第二触发器，包括:输入端，连接至逻辑高值；时钟输入端，连接至选通电路的第一输入端；和复位输入端，连接至选通电路的第三输入端；AND门，包括:第一输入端，连接至选通电路的第二输入端；和第二输入端，连接至第二触发器的输出端；复用器，包括:第一输入端，连接至选通电路的第一输入端；第二输入端，连接至AND门的输出端；和输出端，连接至选通电路的第一输出端；以及延迟部件，连接在选通电路的第一输入端和复用器的选择输入端之间。
[0014]此外，还提供了一种电路，包括:延迟线；读出电路，连接至延迟线；控制电路，具有连接至延迟线的输出端的第一输入端和连接至读出电路的第一输入端的输出端；以及选通电路，具有连接至第一信号的第一输入端、连接至第二信号的第二输入端、和连接至延迟线的输入端的输出端，选通电路配置为基于第一信号和控制电路的输出端将第二信号连接至选通电路的输出端。
[0015]其中，第一信号和第二信号是周期信号。
[0016]其中，当第一信号是逻辑高值而控制电路的输出端是逻辑低值时，选通电路进一步配置为将第二信号连接至选通电路的输出端。
[0017]其中，延迟线进一步包括至少一个反相器，反相器的输入端连接至延迟线的输入端，以及其中，读出电路进一步包括:第一触发器，具有连接至延迟线的输入端的输入端和连接至读出电路的第一输入端的时钟输入端；以及第二触发器，具有连接至反相器的输出端的输入端和连接至读出电路的第一输入端的时钟输入端。
[0018]其中，控制电路的输出端配置为使选通电路复位，以向选通电路的输出端提供逻辑低值。
[0019]其中，选通电路进一步包括:复用器，包括:第一输入端，连接至第一信号；第二输入端，连接至选通的第二信号；选择输入端，连接至延迟的第一信号；以及输出端，连接至选通电路的输出端。
[0020]此外，还提供了一种方法，包括:通过选通电路接收第一信号和第二信号；从选通电路向延迟线提供第一信号和选通的第二信号；从延迟线向读出电路和控制电路提供延迟的第一信号和延迟的选通的第二信号；利用控制电路的输出端对读出电路提供时钟信号；以及利用控制电路的输出端将选通电路的输出端复位为逻辑低值。
[0021]该方法进一步包括:利用第一信号对选通电路提供时钟信号。
[0022]该方法进一步包括:利用第一信号将控制电路的输出端复位为逻辑低值。
[0023]该方法进一步包括:基于来自读出电路的读出信号，确定第一信号和第二信号之间的相位差。
【附图说明】
[0024]当结合附图进行阅读时，通过以下详细描述可以最好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘出。事实上，为了清楚的论述，各个部件的尺寸可以任意地增大或缩小。
[0025]图1根据一些实施例示出了 TDC系统的电路图。
[0026]图2根据一些实施例示出了 TDC系统的操作的波形图。
[0027]图3根据一些实施例示出了节能TDC系统的框图。
[0028]图4根据一些实施例示出了节能TDC系统的电路图。
[0029]图5是根据一些实施例示出节能TDC系统的操作的波形图。
[0030]图6根据一些实施例示出了节能TDC系统的操作方法。
【具体实施方式】
[0031]以下公开内容提供了许多用于实施所提供的主题的不同特征的不同实施例或实例。以下描述部件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者之上可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且还可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简明和清楚，而且其本身没有规定所述各个实施例和/或结构之间的关系。
[0032]将结合具体上下文，S卩，节能时间数字转换器(TDC)系统来描述实施例。然而，其他实施例也可以应用于需要降低所需电量的其他系统。
[0033]图1根据一些实施例示出了 TDC核心100的电路图。TDC核心100至少包括延迟线110和读出电路120。延迟线110在节点150处接收输入信号SO并且输出输出信号SO1'SO2、SO3、…S0N_1、SOn。读出电路120基于在节点170处的输入信号SI同时锁存输入信号SO和输出信号S(VS02、S03、…SOn+读出电路输出输出信号S2pS22、S23、…S2N，如下文所述，这些信号可用于确定输入信号SO和SI之间的相位关系。在一些实施例中，输入信号SO和SI是周期信号。
[0034]延迟线110可以包括N个反相器，其中，N是大于零的任何整数值。例如，示出的实施例包括多于四个反相器112、114、116和118。延迟线110的反相器112具有连接至节点150的输入端和连接至节点152的输出端。反相器112将输入信号SO反转以产生信号SO1，信号SO1具有与输入信号SO相反的逻辑电平。例如，当输入信号SO是逻辑低值时，信号SO1是逻辑高值。
[0035]延迟线110的反相器114具有连接至节点152的输入端和连接至节点154的输出端。反相器114将输入信号SO1反转以产生信号SO2,信号SO2具有与输入信号SO1相反的逻辑电平。例如，当输入信号SO1是逻辑低值时，信号SO2是逻辑高值。
[0036]延迟线110的反相器116具有连接至节点154的输入端。反相器116将输入信号SO2反转以产生信号SO3,信号SO3具有与输入信号SO2相反的逻辑电平。例如，当输入信号SO2是逻辑低值时，信号SO3是逻辑高值。
[0037]延迟线110的反相器118具有连接至节点156的输入端。反相器118将信号SO1^1反转以产生信号SOn,信号SOn具有与输入信号SOim相反的逻辑电平。例如，当输入信号SOim是逻辑高值时，信号SOn是逻辑低值。可以设计反相器112、114、116、…118的数量N以在分辨率、面积、功耗和其他期望的电路性能参数之间获得可接受的权衡。尽管示出了多于四个的反相器，本文也预期涵盖其中延迟线110包括少于四个反相器(例如，三个或两个反相器)的实施例。
[0038]读出电路120的触发器122是D型触发器，并且具有输入端(D)、非反相输出端(Q)和时钟(或“使能”)(CK)。触发器122的输入端连接至节点150。触发器122的时钟连接至节点170。从非反相输出端读出由触发器122产生的输出信号S2lt)在一些实施例中，从反相输出端读出输出信号。在一些实施例中，触发器122在输入信号SI为