一种非交叠时钟信号产生电路的利记博彩app
【技术领域】
[0001] 本发明设及信号产生电路，特别设及一种多相非交叠时钟信号产生电路。
【背景技术】
[0002] 在开关电容和电荷累等电路中，一个必不可少的单元是非交叠时钟信号产生电 路。非交叠时钟信号产生电路的功能是产生互相不交叠的时钟信号，避免时钟信号控制的 开关同时开启，也由于一相时钟较另一相提前关断，减少了开关的电荷注入效应的影响。目 前的非交叠时钟信号产生电路存在结构相对复杂、功耗较高、占用面积大、可靠性低等缺 陷。
【发明内容】
[0003] 本发明为解决上述问题提出了一种多相非交叠时钟信号产生电路，该电路相较传 统非交叠时钟信号产生电路具有结构简单、功耗低、占用面积小、可靠性高和可编程等特 点。
[0004] 本发明提出的一种两相非交叠时钟信号产生电路，该电路包括延时单元D、与非 口G1、非口G2W及或非口G3,其中主时钟信号CLKIN经过延时单元D生成延时时钟信号 CLKIN'，延时时钟信号CLKIN'和主时钟信号CLKIN输入到与非口G1的输入端，与非口G1的 输出端连接到非口G2的输入端，非口G2的输出信号即为第一时钟信号CLKOUT1 ;延时时钟 信号CLKIN'和主时钟信号输入到或非口G3的输入端，或非口G3的输出信号即为第二时钟 信号CLKOUT2,第一时钟信号CLKOUT1和第二时钟信号CLKOUT2即为两相非交叠时钟信号。
[0005] 优选地，上述延时单元D的延时Td可调节。
[0006] 上述延时Td通过可编程的方式来调节。
[0007] 本发明还提出一种四相非交叠时钟信号产生电路，该电路包括第一延时单元、第 二延时单元、第S延时单元、与非口G1、非口G2、与非口G3、或非口G4、或非口G5和非口G6， 其中主时钟信号CLKIN(即CLKA)经过第一延时单元生成延时时钟信号CLKB，延时时钟信 号CLKB经过第二延时单元生成延时时钟信号CLKC，延时时钟信号CLKC经过第S延时单元 生成延时时钟信号CLKD;主时钟信号CLKIN和延时时钟信号CLKD输入到与非口G1的输 入端，与非口G1的输出端连接到非口G2的输入端，非nG2的输出信号即为第一时钟信号 CLKOUT1 ;延时时钟信号CLKC和延时时钟信号CLKB输入到与非口G3的输入端，与非口G3 的输出信号即为第二时钟信号CLKOUT2 ;延时时钟信号CLKD和主时钟信号CLKIN输入到或 非口G4的输入端，或非口G4的输出信号即为第S时钟信号CLKOUT3 ;延时时钟信号CLKC和 延时时钟信号CL邸输入到或非口G5的输入端，或非口G5的输出端连接到非口G6的输入 端，非nG6的输出信号即为第四时钟信号CLK0UT4 ;第一时钟信号CLKOUT1、第二时钟信号 CLKOUT2、第S时钟信号CLKOUT3和第四时钟信号CLK0UT4即为四相非交叠时钟信号。
[000引优选地，上述延时单元的延时Td可调节。
[0009] 上述延时Td通过可编程的方式来调节。
[0010] 本发明的多相非交叠时钟信号产生电路利用延时单元将主时钟信号延时生成一 个延时时钟信号，并通过与非口和或非口等器件产生多相非交叠时钟。通过对延时单元的 延时Td进行调节，扩大了电路的应用范围。本发明的电路具有结构简单、功耗低、占用面积 小、可靠性高和可编程等特点。
【附图说明】
[0011] 图1为本发明的两相非交叠时钟信号产生电路示意图。
[0012] 图2为本发明的两相非交叠时钟信号产生电路波形图。
[0013] 图3为本发明的四相非交叠时钟信号产生电路示意图。
[0014] 图4为本发明的四相非交叠时钟信号产生电路波形图。
【具体实施方式】
[0015] 本发明通过如下实施例进行详细说明。但本领域技术人员了解，本发明并不限于 下述实施例。任何在本发明基础上做出的改进和变化都在本发明的保护范围之内。
[0016] 如图1所不，一种两相非交叠时钟信号产生电路，包括延时单兀D、与非口G1、非 口G2W及或非口G3,其中主时钟信号CLKIN经过延时单元D生成延时时钟信号CLKIN'， 延时时钟信号CLKIN'和主时钟信号CLKIN输入到与非口G1的输入端，与非口G1的输出 端连接到非口G2的输入端，非口G2的输出信号即为第一时钟信号CLKOUT1;延时时钟信号 CLKIN'和主时钟信号输入到或非口G3的输入端，或非口G3的输出信号即为第二时钟信号 CLKOUT2,第一时钟信号CLKOUT1和第二时钟信号CLKOUT2即为两相非交叠时钟信号。
[0017] 其中上述延时单元D的延时Td可为固定延时，也可为可调节延时。
[0018] 通过可编程的方式调节上述延时Td。
[0019] 下面结合图2所示的波形图对图1所示的电路图进行具体描述。
[0020]1)主时钟信号CLKIN经过延时单元D生成延时时钟信号CLKIN'，信号波形见图2。 Td为延时单元的延时。
[0021] 2)延时时钟信号CLKIN'和主时钟信号CLKIN经过与非口G1和非口G2产生时钟 信号CLKOUT1。当二输入与非口的两个输入都为1时，输出为0 ;当两个输入都为0时，输出 为1 ;当输入分别为0和1时，与非口的输出为1，与非口的真值表如表1所示。因此时钟信 号CLKOUT1的波形如图2所示。
[00巧表1
[0023]
【主权项】
1. 一种两相非交叠时钟信号产生电路，其特征在于，该电路包括延时单元D、与非门 Gl、非门G2以及或非门G3,其中主时钟信号CLKIN经过延时单元D生成延时时钟信号 CLKIN'，延时时钟信号CLKIN'和主时钟信号CLKIN输入到与非门Gl的输入端，与非门Gl 的输出端输入到非门G2,非门G2的输出信号即为第一时钟信号CLK0UT1 ;延时时钟信号 CLKIN'和主时钟信号输入到或非门G3的输入端，或非门G3的输出信号即为第二时钟信号 CLK0UT2,第一时钟信号CLK0UT1和第二时钟信号CLK0UT2即为两相非交叠时钟。
2. 如权利要求1所述的电路，其特征在于，上述延时单元D的延时Td可调节。
3. 如权利要求2所述的电路，其特征在于，通过可编程的方式调节上述延时TcL
4. 一种四相非交叠时钟信号产生电路，该电路包括第一延时单元、第二延时单元、第三 延时单元、与非门G1、非门G2、与非门G3、或非门G4、或非门G5和非门G6,其中主时钟信号 CLKIN(即CLKA)经过第一延时单元生成延时时钟信号CLKB，延时时钟信号CLKB经过第二 延时单元生成延时时钟信号CLKC，延时时钟信号CLKC经过第三延时单元生成延时时钟信 号CLKD;主时钟信号CLKIN和延时时钟信号CLKD输入到与非门Gl的输入端，与非门Gl的 输出端连接到非门G2的输入端，非门G2的输出信号即为第一时钟信号CLK0UT1 ;延时时钟 信号CLKC和延时时钟信号CLKB输入到与非门G3的输入端，与非门G3的输出信号即为第二 时钟信号CLK0UT2 ;延时时钟信号CLKD和主时钟信号CLKIN输入到或非门G4的输入端，或 非门G4的输出信号即为第三时钟信号CLK0UT3 ;延时时钟信号CLKC和延时时钟信号CLKB 输入到或非门G5的输入端，或非门G5的输出端连接到非门G6的输入端，非门G6的输出信 号即为第四时钟信号CLK0UT4 ;第一时钟信号CLK0UT1、第二时钟信号CLK0UT2、第三时钟信 号CLK0UT3和第四时钟信号CLK0UT4即为四相非交叠时钟信号。
5. 如权利要求4所述的电路，其特征在于，上述第一延时单元、第二延时单元、第三延 时单元的延时Td可调节。
6. 如权利要求5所述的电路，其特征在于，通过可编程的方式调节上述延时TcL
【专利摘要】本发明涉及一种多相非交叠时钟信号产生电路，其利用延时单元将主时钟信号延时生成一个延时时钟信号，并通过与非门和或非门等器件产生多相非交叠时钟。本发明的电路具有结构简单、功耗低、占用面积小、可靠性高和可编程等特点。
【IPC分类】H03K3-02
【公开号】CN104702247
【申请号】CN201510126043
【发明人】郑晓一, 杨澄思, 卢煜旻
【申请人】上海新微技术研发中心有限公司
【公开日】2015年6月10日
【申请日】2015年3月20日