一种带校正的锁相环及其校正方法
【技术领域】
[0001] 本发明属于微电子技术领域，涉及微电子技术中的锁相环，具体为一种带校正的 锁相环及其校正方法。
【背景技术】
[0002] 随着集成电路的性能不断提高，微处理器的主频也在逐渐提高。在芯片内部，一个 稳定的高频时钟产生电路显得尤为重要。但是由于噪声的干扰，时钟的偏移和抖动对系统 性能的影响十分明显，单纯的振荡器很难得到高速稳定的时钟。当今，在集成电路领域，锁 相技术被广泛用于产生高速高精度的时钟信号。
[0003] 通常的锁相环结构如图1所示，由鉴频/鉴相器（PFD)，电荷泵（CP)，低通滤波器 (LF)，压控振荡器（VCO)，分频器（DIV)组成。鉴频/鉴相器通过比较参考信号CL&和压控 振荡器（VCO)输出信号经过分频器后得到反馈信号CLKb的频率和相位，产生UP或DN信号 (如果参考信号相位超前于反馈信号，则产生UP信号，如果参考信号相位滞后于反馈信号， 贝1J产生DN信号）。CP根据UP和DN信号对LPF进行充电（UP)或放电（DN)，从而使压控振 荡器控制电压V。升高或者降低。压控振荡器控制电压V。调整VCO的振荡频率，进而减小或 消除参考信号和反馈信号的相位差，达到频率锁定的效果，输出稳定的时钟。
[0004] 由于噪声和干扰的存在，锁相环的输出信号并非完美的频率信号，这种不完美在 相位域表现为相位噪声，在时间域表现为抖动。理想的方波叠加上噪声造成了信号在它们 理想位置前后较小区间内的偏差，这就是抖动，如图2所示。时域抖动是时钟信号不稳定性 在时域的统计表征，常用这个概念来表示时钟信号的稳定性。根据测量方法的不同，抖动可 以分为周期抖动和周期对周期抖动；周期抖动一般有两种表示值：峰峰值和均方根（RMS) 值，峰峰值表示第N个周期的时钟沿可能出现的最大偏移，而RMS值指第N个周期时钟沿偏 移的标准方差。
【发明内容】
[0005] 本发明的目的在于提供一种带校正的锁相环及其校正方法，用以降低锁相环输出 时钟抖动。本发明提供锁相环包括主环路和校正环路，校正环路对主环路进行后台自适应 校正；另外本发明还提供了该校正环路的校正方法。
[0006] 一种带校正的锁相环，分为主环路和校正环路，其中，主环路包括鉴频/鉴相器 (PFD)、电荷泵（CP)、低通滤波器（LF)、压控振荡器（VCO)、分频器（DIV)。反馈时钟CLKb和 参考时钟CLK,作为鉴频/鉴相器（PFD)的输入，鉴频/鉴相器（PFD)的输出作为电荷泵 (CP)的输入，电荷泵（CP)输出作为低通滤波器（LF)输入，低通滤波器（LF)输出作为压控 振荡器（VCO)输入，压控振荡器（VCO)输出作为输出CLKQUT、同时作为分频器（DIV)输入， 分频器〇)IV)输出反馈时钟CLKb;其特征在于，所述校正环路包括锁定检测器（LD)、时间数 字转换器（TDC)、两个计数器（Counter)、两个数字比较器（Comp)以及数模转换器（DAC)， 具体的连接方式为：反馈时钟CLKb和参考时钟CLI^作为时间锁定检测器（LD)和时间数字 转换器（TDC)的输入；时间数字转换器（TDC)的输出与第一计数器Counten和第二计数器Counter2的输入相连；第一、第二计数器（CounterJPCounter2)的输出分别与第一、第二比 较器（CompJPComp2)的输入相连，比较器的输出和锁定检测器（LD)的输出接到数模转换 器（DAC)的输入；数模转换器（DAC)的输出与电荷泵（CP)相连，控制电荷泵（CP)的输出电 流。
[0007] 优选的，所述时间数字转换器的精度大于等于1位。所述数模转换器的精度大于 等于1位。
[0008] 所述的带校正的锁相环的校正方法，包括以下步骤：
[0009] 步骤1、检测锁相环主环路，当主环路锁定后，校正环路开始工作；
[0010] 步骤2、检测反馈时钟CLKb的抖动分布，统计时钟抖动的分布概率，计算反馈时钟 CLKb随机性抖动在[-0m+oj范围内的概率P1(3CI，0(|为标准方差；
[0011] 步骤3、当？1。。彡68.2%，则表明随机性抖动的冊3值优于〇(|出《 61^彡〇。）， 主环路无需校正；反之，Pll3〇, ^〈68. 2%，则表明抖动RMS值差于〇Jjitter^〉〇 (!)，校正环 路输出控制位通过数模转换器（DAC)改变电荷泵的输出电流，调节主环路的带宽，从而减 小输出时钟的随机性抖动，实现锁相环校正。
[0012] 进一步的，所述步骤2具体为：
[0013] 首先，时间数字转换器（TDC)比较反馈时钟CLKb与参考时钟CLK,的偏移量并产生 数字输出码，当CLKb出现在-〇d勺左侧，则输出码为00;当CLKb在[-0m+oj范围内，则 输出码分别为01、10 ;当CLKb出现在0j勺右侧，则输出码为11 ;
[0014] 然后，对每次的输出码计数，得到的各输出码的次数分别为U^N^PNn，则计 算随机性抖动出现在[_00，+00]范围内的概率Pi。0为：
【主权项】
1. 一种带校正的锁相环，分为主环路和校正环路，其中，主环路包括鉴频/鉴相器、电 荷泵、低通滤波器、压控振荡器、分频器；其特征在于，所述校正环路包括锁定检测器、时间 数字转换器、两个计数器、两个数字比较器以及数模转换器，具体的连接方式为：反馈时钟 和参考时钟作为锁定检测器和时间数字转换器的输入；时间数字转换器的输出与第一计数 器和第二计数器的输入相连；第一、第二计数器的输出分别与第一、第二比较器的输入相 连，比较器的输出和锁定检测器的输出接到数模转换器的输入；数模转换器的输出与电荷 泵相连，控制电荷泵的输出电流。
2. 按权利要求1所述带校正的锁相环，其特征在于，所述时间数字转换器的精度大于 等于1位。
3. 按权利要求1所述带校正的锁相环，其特征在于，所述数模转换器的精度大于等于1 位。
4. 按权利要求1所述带校正的锁相环的校正方法，包括以下步骤： 步骤1、检测锁相环主环路，当主环路锁定后，校正环路开始工作； 步骤2、检测反馈时钟CLKb的抖动分布，统计时钟抖动的分布概率，计算反馈时钟CLKb 随机性抖动在[_ σ ο, + σ ο]范围内的概率Pll3 ο，σ ο为标准方差； 步骤3、当？1。(|彡68.2%，则表明随机性抖动的冊3值优于〇(|(_^仏1^彡〇 (|)，主环 路无需校正；反之，P113。'68. 2%，则表明抖动RMS值差于σ ^ (jitterMS> 〇 J，校正环路输 出控制位通过数模转换器（DAC)改变电荷泵的输出电流，调节主环路的带宽，从而减小输 出时钟的随机性抖动，实现锁相环校正。
5. 按权利要求4所述带校正的锁相环的校正方法，其特征在于，所述步骤2具体为： 首先，时间数字转换器比较反馈时钟CLKb与参考时钟CLI^的偏移量并产生数字输出 码，当CLKb出现在。的左侧，则输出码为00;当CLKb在[_。。，+〇 J范围内，则输出码分 别为〇1、1〇 ;当CLKb出现在σ j勺右侧，则输出码为11 ;其中，σ ^为标准方差； 然后，对每次的输出码计数，得到的各输出码的次数分别为Ncitl, Ntll, Nltl和N η，则计算随 机性抖动出现在[_ 〇 ci，+ σ ο]范围内的概率P1。ο为：
具体的计数由与第一计数器和第二计数器完成，当输出码为01或10时第二计数器计 数，否则，第一计数器计数。
【专利摘要】本发明提供一种带校正的锁相环及其校正方法，用以降低锁相环输出时钟抖动。带校正的锁相环，分为主环路和校正环路，主环路包括鉴频/鉴相器、电荷泵、低通滤波器、压控振荡器、分频器；校正环路包括锁定检测器、时间数字转换器、两个计数器、两个数字比较器以及数模转换器，具体的连接方式为：反馈时钟和参考时钟作为时间锁定检测器和时间数字转换器的输入；时间数字转换器的输出与第一计数器和第二计数器的输入相连；第一、第二计数器的输出分别与第一、第二比较器的输入相连，比较器的输出和锁定检测器的输出接到数模转换器的输入；数模转换器的输出与电荷泵相连，控制电荷泵的输出电流。
【IPC分类】H03L7-099
【公开号】CN104682956
【申请号】CN201510036922
【发明人】宁宁, 刘志华, 李靖, 刘皓, 吴霜毅, 于奇
【申请人】电子科技大学
【公开日】2015年6月3日
【申请日】2015年1月26日