一种sram型fpga的可靠性优化方法
【技术领域】
[0001] 本发明涉及FPGA电路的可靠性设计技术领域，特比涉及一种SRAM型FPGA的可靠 性优化方法。
【背景技术】
[0002] 一直以来，FPGA电路由于其设计周期短，开发成本低等特点而受到电路设计者的 广泛关注。伴随着芯片性能的不断提升，基于SRAM型FPGA的设计广泛应用于通信工程、工 业控制、嵌入式开发等领域。但是，随着晶体管特征尺寸的缩小、晶体管密度的增大和工作 电压的降低，SRAM型FPGA受软错误的影响更加严重。并且，软错误对SRAM型FPGA设计的 影响会远远大于对ASIC设计的影响。在ASIC设计中，软错误会导致时序单元（例如触发 器）瞬间发生状态翻转，一旦该时序单元被重新写入，则该时序单元可恢复正常状态。而在 SRAM型FPGA设计中，由于电路的功能由FPGA内保存的SRAM配置比特决定，发生在配置位 上的软错误可能会改变电路的逻辑功能，导致一个持续的故障效应，直至用正确的配置值 回写刷新故障配置位。因此，随着制造工艺的进步，针对软错误的FPGA可靠性设计越来越 受到关注。
[0003] 针对SRAM型FPGA的可靠性设计可以在设计的各个阶段进行，如逻辑综合，工艺映 射，布局布线等等。在逻辑综合过程中，可以通过引入逻辑屏蔽效应来提高电路的可靠性。 在门级电路中，逻辑屏蔽效应是指当一个故障发生时，该故障效应有可能因为旁路控制值 的存在而被屏蔽，不能传播到电路的输出，即该故障效应被逻辑屏蔽。相应的，在基于查找 表的FPGA中，逻辑屏蔽效应表现为查找表的输入地址线上发生故障时，故障选择的查找表 项与无故障选择的查找表项中保存着相同的逻辑值，因此故障效应不会传播到电路输出。 在逻辑综合阶段，已有的针对SRAM型FPGA的可靠性设计方法可以分为两类：（1)利用电路 自身布尔逻辑冗余提高电路可靠性及（2)利用电路空余逻辑资源提高电路可靠性两类。
[0004] 第（1)类方案中，由于同一个电路功能存在多种电路实现形式，该类方法选择含 逻辑屏蔽效应最高的电路实现方式来提高电路的可靠性，该类方案又进一步划分为两种实 现方法。第一种实现方法在综合过程中先建立含有逻辑屏蔽效应，可靠性较高的基本库单 元，在该库单元的基础上进行逻辑综合，进而提高电路可靠性。第二种实现方法对原始综合 后得到的网表进行修改，通过施加逻辑屏蔽效应约束，在局部范围内进行布尔功能匹配，选 择可靠性较高的电路实现方式。
[0005] 第⑵类方案中，该类方法利用FPGA电路中存在的空余的物理资源来产生逻辑屏 蔽效应，进而提高电路的可靠性。在产生逻辑屏蔽效应的过程中，需要利用部分型号FPGA 内查找表具有双端口输出的特性，进行功能复制和逻辑编码，对故障效应进行屏蔽，进而提 高电路可靠性。
[0006] 但是，以上两类可靠性设计方案均存在一些不足，主要表现在以下四个方面：
[0007] ( -）、计算复杂度高。第（1)类可靠性设计方法在利用布尔逻辑冗余的过程中， 需要通过布尔功能匹配过程来保证优化前后电路功能的一致性，如进行全电路或局部电路 的功能等价替换，会带来较高的计算复杂度。
[0008] (二）、对布局布线过程影响较大。第（1)类可靠性设计方法在完成功能等价替 换后，会破坏原始电路的拓扑结构，影响电路布局布线过程，导致可靠性优化效果的不确定 性，如逻辑综合得到的可靠性提升在布局布线过程结束后可能被削弱。
[0009] (三）、需要特定物理结构支持。第（2)类可靠性设计方法利用了特定FPGA芯片 查找表具有双端口输出的结构特性，只对具有该物理特性的芯片适用，应用范围受到局限。
[0010] (四）、引入额外时延开销。第（2)类可靠性设计方法在优化过程中会使用查找表 双端口输出结构，引入额外的MUX选择电路，导致连线时延增加，带来额外的性能开销。
[0011] 因此，在逻辑综合的过程中，迫切需要一种具有较低计算复杂度，保持原始电路拓 扑结构的可靠性设计方法，在不依赖于特定FPGA芯片结构，以及不带来额外性能开销的条 件下，对SRAM型FPGA的可靠性进行优化。
【发明内容】
[0012] 本发明的目的在于克服现有技术的不足，提供一种SRAM型FPGA的可靠性优化方 法，该方法结合SRAM型FPGA电路实现特点，充分利用电路查找表中存在的空余的物理资 源，以查找表为单位建立功能等价类，引入逻辑屏蔽效应，保持了电路原始的拓扑结构，并 且在不引入额外面积开销的前提下，提高了电路的可靠性。
[0013] 本发明的上述目的是通过如下技术方案予以实现：
[0014] SRAM型FPGA中的基本结构单元为查找表，一种SRAM型FPGA的可靠性优化方法包 括如下步骤：
[0015] (1)、对电路网表中各查找表进行可靠性评估，即采用立方分析法计算得到各查找 表的电路软错误率，并进行累加得到电路网表的电路软错误率SER，具体计算公式如下：
【主权项】
1. 一种SRAM型FPGA的可靠性优化方法，所述SRAM型FPGA中的基本结构单元为查找 表，其特征在于包括如下步骤： (1) 、对电路网表中各查找表进行可靠性评估，即采用立方分析法计算得到各查找表的 电路软错误率，并进行累加得到电路网表的电路软错误率SER，具体计算公式如下：
其中，Nnets为所述电路网表中连线的总数量；NERm为第m条连线上发生故障的概率；EPPm表示第m条连线上发生的故障会影响电路网表正常功能的概率； (2) 、遍历电路网表中所有查找表，查找各查找表中的空闲输入地址线，并对存在空闲 输入地址线的查找表进行功能等价类建立，即以查找表为单位，建立功能等价类，选取已使 用的输入地址线进行优化处理，具体实现方法如下： (2a)、如果所述查找表中存在一根空闲的输入地址线，则建立功能等价类1.x对所述 查找表中一根已使用的输入地址线上的SAO故障或SA1故障进行屏蔽，即将所述已使用的 输入地址线作为优化对象，将所述空闲的输入地址线与被优化的输入地址线的起点连接在 一起，对所述被优化的输入地址线上的SAO故障或SA1故障进行屏蔽； (2b)、如果所述查找表中存在两条空闲的输入地址线，则建立功能等价类2对所述查 找表中一根已使用的输入地址线上的SAO故障和SA1故障进行屏蔽，即将所述已使用的输 入地址线作为优化对象，将所述两根空闲的输入地址线与作为优化对象的输入地址线起点 连接在一起，对所述被优化的输入地址线上的故障进行屏蔽； (2c)、如果所述查找表中存在N根空闲的输入地址线和M根已使用的输入地址线，其中N、M均为正整数且N>2,则建立由功能等价类1.x和功能等价类2组合得到的复合功能等价 类，对已使用的输入地址线进行优化处理； (3) 、采用立方分析法对步骤（3)经过优化处理的电路网表进行可靠性评估，计算得到 优化后的电路软错误率SERbette,; (4) 、重复步骤（2)?（3)，遍历所有的优化处理过程，对各优化处理过程的电路软错误 率进行比较，得到最优优化处理过程，即所述的最优优化处理过程对应的电路软错误率最 小。
2. 根据权利要求1所述的一种SRAM型FPGA的可靠性优化方法，其特征在于：在步骤 (2a)中，所述功能等价类1.x包括功能等价类1. 0和功能等价类1. 1，所述功能等价类1. 0 用于屏蔽已使用的输入地址线上的SAO故障，所述功能等价类1. 1用于屏蔽已使用的输入 地址线上的SA1故障。
3. 根据权利要求1所述的一种SRAM型FPGA的可靠性优化方法，其特征在于：在步骤 (2c)中，建立由功能等价类1.x和功能等价类2组合得到的复合功能等价类的具体方法如 下： 如果N为奇数即N= 2L+1，并且M彡L+1，其中L为整数，则在所述查找表的M根已使 用输入地址线中选取L+1根作为优化对象，选取其中L根已使用的输入地址线建立功能等 价类2进行故障屏蔽，并在剩余的M-L根已使用的输入地址线中选取1根建立功能等价类 1.x进行故障屏蔽； 如果N为偶数即N= 2L，并且M>L，则在所述查找表的M根已使用输入地址线中选取L根作为优化对象，建立功能等价类2对所述L根已使用的输入地址线进行故障屏蔽； 如果N为奇数即N= 2L+1或N为偶数即N= 2L，并且M<L，则在所述查找表的N根 空闲输入地址线中选取2M根建立功能等价类2,对所述M根已使用的输入地址线进行故障 屏蔽。
4. 根据权利要求1所述的一种SRAM型FPGA的可靠性优化方法，其特征在于：在步骤 (4)中，在查找表中选取一组的已使用的输入地址线进行优化，构成一个优化处理过程，所 述优化处理过程的总数等于在已使用输入地址线中选取优化对象建立功能类的组合个数， 其中： 如果在M根已使用的输入地址线中选取一根作为优化对象，建立功能等价类1.x或功 能等价类2对所述已使用的输入地址线进行故障屏蔽，其中，M多1，则所述优化处理过程的 个数等于巧，其中，Z5,1,代表在M中选1的组合运算； 如果在查找表的M根已使用输入地址线中选取L+1根作为优化对象，其中，M多L+1， 即选取L根已使用的输入地址线建立功能等价类2进行故障屏蔽，并在剩余的M-L根输 入地址线中选取一根建立建立功能等价类1.x进行故障屏蔽，则优化处理过程个数等于
，其中，枚代表在M中选L的组合运算，Ph代表在M-L中选1的组合运算； 如果在查找表的M根已使用输入地址线中选取L根作为优化对象，建立功能等价类2 对所述L根已使用的输入地址线进行故障屏蔽，则所述优化处理过程的个数等于g; 如果在所述查找表的N根空闲输入地址线中选取2M根建立功能等价类2,对所述M根 已使用的输入地址线进行故障屏蔽，其中，N彡2M，则优化处理过程的个数等于1。
5. 根据权利要求1所述的一种SRAM型FPGA的可靠性优化方法，其特征在于：在步骤 (1)中，SAO故障是指地址线的地址值固定为0,即StuckAtO故障；SA1故障是指地址线的 地址值固定为1，即StuckAt1故障。
【专利摘要】本发明提供一种针对SRAM型FPGA的可靠性优化方法，该方法包括如下步骤：以查找表LUT为单位，建立含有逻辑屏蔽效应的功能等价类；对网表中各查找表的可靠性进行评估；根据可靠性评估的结果，对于电路中输入地址线未完全使用的查找表，进行可靠性优化；对优化后的电路可靠性进行评估，计算优化效果；本发明充分利用FPGA电路中存在的空闲资源，在不带来额外面积开销的前提下有效提高电路可靠性，并且具有计算复杂度低，对电路性能影响小，不依赖于特定FPGA芯片物理结构，应用范围广等特点。
【IPC分类】H03K19-177
【公开号】CN104579314
【申请号】CN201410844496
【发明人】刘鸿瑾, 杨孟飞, 华更新, 杨桦, 刘波, 龚健, 董暘暘, 张绍林, 王靖, 彭飞, 赵云富
【申请人】北京控制工程研究所
【公开日】2015年4月29日
【申请日】2014年12月30日