专利名称：模拟锁相环模块的利记博彩app
技术领域：
本实用新型涉及一种模拟锁相环模块，是一种应用于数字通信领域中、用于数字传输系统时钟提取与时钟再生的电路模块。
时钟的提取与再生是数字通信系统特别是数字传输系统中的关键技术，其品质的优劣将直接影响通信设备中主板乃至整个系统的性能。因此，在数字通信领域中通常用锁相环技术来实现系统时钟的提取与再生。
锁相环路PLL是一种闭环的相位跟踪系统，用于跟踪输入信号的相位和频率，锁相环路在跟踪固定频率的输入信号时没有频差，在跟踪频率变化的输入信号时有较高的精度。锁相环路PLL分为模拟锁相环路APLL和数字锁相环路DPLL。模拟锁相环路是根据输入与输出的相位差对输出相位进行连续调整，以实现闭环控制系统的跟踪过程。数字锁相环路是根据输入与输出的相位差，对输出相位进行量化调整，以实现闭环控制系统的跟踪过程。一般来说，数字锁相环路适用于输出频率较低、要求同步保持时间长的环境中，而模拟锁相环路则适用于输出频率较高、数字环难以实现的环境中。
传统使用的模拟锁相环路的原理性结构如
图1所示，由顺序连接的1/M分频器11、鉴相器(PD)12、环路滤波器(LPF)13、受控与自由振荡转换控制电路14，压控振荡器(VCO)15和位于压控振荡器(VCO)15与鉴相器(PD)12间的1/N分频器16构成。图中所示的FREV是参考源时钟信号，FOUT是压控振荡器VCO的输出信号，也是压控振荡器15输出的时钟信号FVCO。鉴相器12的实现可以有多种方案，从其实现角度来说，可采用集成鉴相器或用可编程逻辑，以可编程逻辑实现更为方便、灵活。环路滤波器13大致有无源RC积分滤波器，无源比例积分滤波器和有源比例积分滤波器三种形式，以有源比例积分滤波器为常用。受控与自由振荡转换控制电路14用于在失去参考源时钟信号FREV时，使模拟锁相环路输出中心频率，即实现VCO从受控振荡到自由振荡的转换。
图2所示是图1模拟锁相环路原理性结构的一种实施电路(部分)，除去实线框中的受控与自由振荡转换控制电路14外，是一个典型的采用有源比例积分滤波器的二阶锁相环基本电路。其中的鉴相器12、1/M分频器11、1/N分频器16均可采用可编程逻辑实现，如鉴相器12可以是用可编程逻辑实现的数字逻辑门双端输出的数字鉴频鉴相器。实线框中的受控与自由振荡转换控制电路14，从功能原理上说是由参考源时钟检测电路141、受控与自由振荡转换电路142和分压电路(R3)143构成，在参考源时钟信号FREV丢失时，由受控与自由振荡转换电路142向压控振荡器15提供压控电压。该部分电路的缺点是电路结构太复杂；由于用分压电路143给压控振荡器15提供压控电压，会因电压精度不高而导致压控振荡器15输出频率的稳定度也不高。为了改善在失去参考源时钟FREV信号时输出中心频率的精度，可以采用输出固定为2.5V电压的微功率电压基准器件，以避免受电源电压的影响，但这样做又在无形之中增加了模拟锁相环模块的成本。
本实用新型的目的是设计一种模拟锁相环模块，具有电路结构简单、实现方式灵活、输出频率稳性能优异和成本低的特点。
本实用新型的目的是这样实现的一种模拟锁相环模块，包括1/M分频器、1/N分频器、鉴相器、环路滤波器、压控振荡器和受控与自由振荡转换控制电路，1/M分频器、鉴相器、环路滤波器及压控振荡器顺序连接，1/N分频器位于压控振荡器与鉴相器间，其特征在于所述的受控与自由振荡转换控制电路由参考源时钟检测电路连接受控与自由振荡转换电路组成，并设置在所述1/M分频器、鉴相器之前或之后。
所述的鉴相器是由可编程逻辑实现的数字逻辑门双端输出数字鉴频鉴相器(建议删除？)，所述的环路滤波器是有源比例积分滤波器，所述的1/M分频器、1/N分频器分别是由可编程逻辑实现的计数器。
所述的设置在1/M分频器、鉴相器之前的受控与自由振荡转换控制电路中的受控与自由振荡转换电路，是一个由可编程逻辑实现的二选一选择器，二选一选择器的两个输入端分别连接参考源时钟信号FREV和压控振荡器输出时钟信号FVCO，所述参考源时钟检测电路的输出端连接二选一选择器的选择控制端，二选一选择器的输出端连接所述1/M分频器的分频输入端。
所述的设置在1/M分频器、鉴相器之后的受控与自由振荡转换控制电路中的受控与自由振荡转换电路，由两个由可编程逻辑实现的二选一选择器构成，两个二选一选择器的一个输入端接零电平，两个二选一选择器的另一个输入端分别连接所述鉴相器的两个输出端，两个二选一选择器的输出端分别连接所述有源比例积分滤波器的两个输入端，所述参考源时钟检测电路的输出端分别连接两个二选一选择器的选择控制端。
所述受控与自由振荡转换控制电路中的参考源时钟检测电路是由可编程逻辑实现的第一D触发器、计数器、反相器和与逻辑门连接构成；第一D触发器的D输入端接“1”电平，第一D触发器的时钟输入端接参考源时钟信号FREV，第一D触发器的Q输出端连接第一D触发器的清零输入端与计数器的清零输入端；所述参考源时钟检测电路的输出端是计数器的Q输出端，并连接反相器输入端；反相器输出信号与压控振荡器输出时钟信号FVCO分别连接与逻辑门的两个输入端，与逻辑门的输出端连接计数器的时钟输入端。
所述受控与自由振荡转换控制电路中的参考源时钟检测电路，还包括有由可编程逻辑实现的第二D触发器，第一D触发器的Q输出端连接第二D触发器的D输入端，第二D触发器的时钟输入端接参考源时钟信号FREV，第二D触发器的Q输出端连接第一D触发器的清零输入端及计数器的清零输入端。
本实用新型的模拟锁相环模块，采用可编程逻辑设计，电路结构简单、成本低廉，可灵活实现锁相环的压控振荡与自由振荡，用可编程逻辑实现参考源时钟FREV和压控振荡器输出时钟FVCO的数字鉴相，当参考源时钟信号丢失时，设定鉴相输出为零，从而达到实现压控振荡器自由振荡的工作模式，同时也保证了压控振荡器输出频度的稳定度。
下面结合实施例及附图进一步说明本实用新型的技术图1是模拟锁相环路的原理方框图图2是图1所示模拟锁相环路的部分实施电路图图3是本模拟锁相环模块的参考源时钟检测电路图图4是本模拟锁相环模块的分频器电路图图5是将受控与自由振荡转换控制电路设置在分频、鉴相器之前的模拟锁相环模块的实施电路图图6是将受控与自由振荡转换控制电路设置在分频、鉴相器之后的模拟锁相环模块的实施电路图图1与图2的说明前已述及不再赘述。
参见图3，图中示出本实用新型模拟锁相环模块的受控与自由振荡转换控制电路中的参考源时钟检测电路的实施电路，用可编程逻辑实现，可编程逻辑采用Xilinx Corporation的XC3164A，开发环境采用Xilinx Foundation Serials 1.5。由第一D触发器31、第二D触发器32、计数器33、与逻辑门34和反相器35连接组成。第一、第二D触发器31、32的时钟信号端c固定接送入模拟锁相环模块的参考源时钟信号FREV，会在存在与丢失间变化。与逻辑门34的一个输入端固定接本模拟锁相环模块压控振荡器VCO输出时钟信号FVCO，是始终存在的。由于第一D触发器的D端固定接“1”电平，在FREV信号存在时，每来一个上升沿，第一D触发器31的Q输出端就输出一个窄的正脉冲，并由第二D触发器32整形输出，不断地使计数器33清零，计数器33的Q端输出状态将没有翻转的机会，因此，在参考源时钟信号FREV存在时，参考源时钟检测电路输出的控制信号LOS将始终为零。当FREV信号丢失时，计数器33将可连续计数，但一旦当LOS信号由“0”跳变为“1”，由于反相器33及与逻辑门34的作用，将关闭计数器33的时钟，使控制信号LOS维持为“1”。因此，图中电路在存在参考源时钟时维持LOS＝0；在参考源时钟丢失时维持LOS＝1。
参见图4，图中示出本实用新型模拟锁相环模块的1/M或1/N分频器的实施电路，用可编程逻辑实现，可编程逻辑也采用Xilinx Corporation的XC3164A，开发环境采用Xilinx Foundation Serials 1.5。采用8位计数器，是Xilinx XC3000库中的标准计数器，可分频范围为21-28，用Q(70)表示，具体采用多少次分频取决于对锁相环路跟踪速度和锁相环路抖动抑制性能的要求，如分频数越小，则跟踪速度越快但对高频抖动的抑制能力降低。1/M、1/N分频器的输出接模拟锁相环模块中鉴相器的输入端。
参见图5、图6，图中分别示意出本实用新型模拟锁相环模块的两个应用实例，是二阶锁相环路。压控振荡器VCO采用CONNOR WINFIEID的HV系列高稳定度高品质压控振荡器，频率为38.88MHZ，并以此VCO来跟踪和再生一个38.88MHZ的时钟信号。为方便叙述，用51表示1/M分频器及鉴相器，其中的鉴相器采用用可编程逻辑实现的双端输出数字鉴频鉴相器，输出为鉴相频率的尖脉冲。环路滤波器采用典型的有源比例积分滤波器，如图中由电阻R1、R2、电容C和线性放大器A组成的电路(实施例中M＝N)。
图5中示出受控与自由振荡转换控制电路中的受控与自由振荡转换电路的一个实施电路，设置在1/M分频器及鉴相器51之前，由一个二选一选择器52构成(同前一样的可编程逻辑)。当来自图3参考源时钟检测电路输出的控制信号LOS为“0”电平，即参考源时钟信号FREV存在时，二选一选择器52将选通参考源时钟信号FREV，这样参与分频与鉴相的两信号将分别是参考源时钟信号FREV和压控振荡器输出时钟信号FVCO，再通过其后的环路滤波器及压控振荡器电路回路，从而实现跟踪参考源时钟信号FREV的目的。一旦参考源时钟信号FREV丢失，来自图3参考源时钟检测电路输出的控制信号LOS为“1”电平，二选一选择器52将选通压控振荡器输出时钟信号FVCO，形成压控振荡器输出时钟自已跟踪自已的情况。由于这种特殊的跟踪方式，使得两信号的相位差始终为零，进而鉴相输出也为零，最终使得压控振荡器VCO的压控电压为零，实现了压控振荡器VCO的自由振荡。当参考源时钟信号FREV恢复时，控制信号LOS又重新变为“0”电平，又可实现VCO的压控振荡。
图6中示出受控与自由振荡转换控制电路中的受控与自由振荡转换电路的另一个实施电路，设置在1/M分频器及鉴相器51之后，由两个二选一选择器61、62构成(同前一样的可编程逻辑)。当来自图3参考源时钟检测电路输出的控制信号LOS为“0”电平，即参考源时钟信号FREV存在时，两个二选一选择器61、62将分别选通鉴相器双端输出信号SC1、SC2，再通过其后的环路滤波器及压控振荡器电路回路，实现跟踪参考源时钟信号FREV的目的。当参考源时钟信号FREV丢失，来自图3参考源时钟检测电路输出的控制信号LOS为“1”电平时，两个二选一选择器61、62将同时选通零电平作为鉴相输出，使压控振荡器VCO的压控电压为零，也能方便地实现VCO从受控振荡到自由振荡的转换。
需要说明的是，用可编程逻辑实现锁相环路在压控振荡状态与自由振荡状态之间的转换，不仅可使用图5、图6中的二选一选择器电路，还可采用比较器等其它电路来实现信号的选通，不再赘述。
利用本实用新型的模拟锁相环模块实现的锁相环路，可使压控振荡器VCO快速地从受控振荡状态转移到自由振荡状态。经测试，当采用二分频鉴相的锁相环路时，两种状态之间的转换只需200μs左右，将此锁相环模块应用于SDH(Synchronous Digital Hierarchy)通信设备中作时钟提取及时钟恢复电路时，其频率稳定度达到且超过SDH设备时钟所要求的频偏指标±4.6ppm，完全能满足通信系统的要求。
权利要求1.一种模拟锁相环模块，包括1/M分频器、1/N分频器、鉴相器、环路滤波器、压控振荡器和受控与自由振荡转换控制电路，1/M分频器、鉴相器、环路滤波器及压控振荡器顺序连接，1/N分频器位于压控振荡器与鉴相器间，其特征在于所述的受控与自由振荡转换控制电路由参考源时钟检测电路连接受控与自由振荡转换电路组成，并设置在所述1/M分频器、鉴相器之前或之后。
2.根据权利要求1所述的模拟锁相环模块，其特征在于所述的环路滤波器是有源比例积分滤波器，所述的1/M分频器、1/N分频器分别是由可编程逻辑实现的计数器。
3.根据权利要求1所述的模拟锁相环模块，其特征在于所述的设置在1/M分频器、鉴相器之前的受控与自由振荡转换控制电路中的受控与自由振荡转换电路，是一个由可编程逻辑实现的二选一选择器，二选一选择器的两个输入端分别连接参考源时钟信号FREV和压控振荡器输出时钟信号FVCO，所述参考源时钟检测电路的输出端连接二选一选择器的选择控制端，二选一选择器的输出端连接所述1/M分频器的分频输入端。
4.根据权利要求1所述的模拟锁相环模块，其特征在于所述的设置在1/M分频器、鉴相器之后的受控与自由振荡转换控制电路中的受控与自由振荡转换电路，由两个由可编程逻辑实现的二选一选择器构成，两个二选一选择器的一个输入端接零电平，两个二选一选择器的另一个输入端分别连接所述鉴相器的两个输出端，两个二选一选择器的输出端分别连接所述有源比例积分滤波器的两个输入端，所述参考源时钟检测电路的输出端分别连接两个二选一选择器的选择控制端。
5.根据权利要求1或2或3或4所述的模拟锁相环模块，其特征在于所述受控与自由振荡转换控制电路中的参考源时钟检测电路是由可编程逻辑实现的，由第一D触发器、计数器、反相器和与逻辑门连接构成；第一D触发器的D输入端接“1”电平，第一D触发器的时钟输入端接参考源时钟信号FREV，第一D触发器的Q输出端连接第一D触发器的清零输入端与计数器的清零输入端；所述参考源时钟检测电路的输出端是计数器的Q输出端，并连接反相器输入端；反相器输出信号与压控振荡器输出时钟信号FVCO分别连接与逻辑门的两个输入端，与逻辑门的输出端连接计数器的时钟输入端。
6.根据权利要求5所述的模拟锁相环模块，其特征在于所述受控与自由振荡转换控制电路中的参考源时钟检测电路，还包括有由可编程逻辑实现的第二D触发器，第一D触发器的Q输出端连接第二D触发器的D输入端，第二D触发器的时钟输入端接参考源时钟信号FREV，第二D触发器的Q输出端连接第一D触发器的清零输入端及计数器的清零输入端。
专利摘要本实用新型涉及一种模拟锁相环模块,包括顺序连接的1/M分频器、鉴相器、环路滤波器及压控振荡器,位于压控振荡器与鉴相器间的1/N分频器,和可设置在分频、鉴相器前或后的受控与自由振荡的转换控制电路。该控制电路在参考源时钟丢失时使锁相环从受控振荡快速转换到自由振荡,是由参考源时钟检测电路和受控与自由振荡转换电路组成。采用可编程逻辑设计,使电路简单,实现灵活、输出频率精度高。
文档编号H03L7/08GK2363426SQ9920457
公开日2000年2月9日 申请日期1999年2月11日 优先权日1999年2月11日
发明者牟剑鸿 申请人:深圳市华为技术有限公司