专利名称：高分辨率、低相噪宽带线性扫频信号源的利记博彩app
技术领域：
本实用新型属于数字、模拟电路技术领域，特别涉及扫频信号源的电路结构设计技术。
线性扫频信号源广泛用于测试传输系统的时延，调频雷达以及要求高的的各种线性扫频信号源的应用领域。
目前扫频信号源一般分辨率低，且线性差，为得到具有＜1Hz的分辨率，其电路实现是十分复杂的。同时在很宽的频率范围内要求极好的扫频线性也是极其困难的。
本实用新型的目的在于为克服已有技术的不足之处，对扫频信号源的电路、结构进行新的设计，采用新型集成度高，模块化的器件，综合利用，数字、模拟电路及高、低频电路技术，使其不但同时满足高分辨率、频带宽、低相噪线性等项高性能指标，而且还具有性能稳定可靠，体积小，成本低的特点。
本实用新型设计出一种高分辨率、低相噪，宽带线性扫频信号源，其特征在于包括直接数字频率合成器DDS及其信号处理电路，分别与所说的DDS相连的现场可编程门阵列扫频数据发生器FPGA、主钟锁相环各单元；所说的FPGA的输入是由参考标准源和工控机提供的时钟及控制信号，其输出的BCD码及扫频时钟送入所说的DDS；所说的主钟锁相环是将所说的参考标准源的信号经倍频后送入所说的DDS。
本实用新型还包括将所说的DDS及处理电路输出的低频信号混频至所需的高频信号的混频锁相环。以满足要求较高频带的应用需求。所说的主钟锁相环可由压控晶体振荡器VCXO，放大整形电路、双模予分频器、鉴相器、环路滤波器组成的锁相电路。所说的DDS信号处理电路可由电平转换电路、D/A变换器、低通滤波器和放大器组成，其输入端连于DDS的输出端，其输出端连于所说的混频锁相环的输入端。
所说的混频锁相环可由压控振荡器VCO、功分器、放大器、混频、放大器、声表面波带通滤波器，放大/整形电路、双模分频器、鉴相器环路滤波器组成的锁相电路；所说的鉴相器与所说的10MHz标准参考源相连；所说的环路滤波器连有一提供予调端电压加载控制信号的予调谐电路；所说的混频器与所说的DDS的处理电路相连；所说的混频锁相环的输出信号由所说的功分器的输出端通过低通滤波器输出。
本实用新型的工作原理结合
图1-4描述如下FPGA扫频数据发生器单元如图1所示，该单元的核心器件为一个现场可编程门阵列扫频数据发生器及EPROM存储器，工控机向FPGA提供速率选择、复位、起始，停止等控制信号，参考标准源向FPGA提供参考时钟信号；FPGA的核心部分是一个加/减可逆BCD码计数器，它在工控机的控制下对输入的参考时钟脉冲信号进行计数，得到线性变化的BCD码及扫频时钟，并输入DDS直接数字频率合成器。
DDS主钟锁相环如图2所示。此单元的功能是为DDS提供高稳定度的，经倍频的主时钟信号，其原理是将压控晶体振荡器VCXO输出的信号经放大、整形后送入双模予分频器，双模予分频器输出的信号与参考标准源信号在鉴相器进行鉴相，产生误差信号，再经环路滤波器得到误差电压，此误差电压再控制VCXO的输出信号的频率锁定，并送入DDS。
DDS直接数字频率合成器及其信号处理电路单元如图3所示。其原理为DDS内部有一个相位累加器，在每个主时钟脉冲信号到来时进行相位累加，相位累加器的溢出周期是由BCD码的比特频率数据设定的。用相位累加器再去查一个高速ROM表得到幅度码，DDS输出此幅度码，经TTL-ECL电平转换、D/A变换后得到正弦波信号，然后再经低通平滑滤波、放大后输出，此输出信号为较低频段的高分辨率线性扫频信号。若需要高频段的信号，则需在上述各单元电路的基础上再加一混频锁相环。
混频锁相环单元如图4所示。其原理为将压控振荡器的振荡范围设置在置于履盖所需高频段的范围，刚加电时，DDS输出的频率处于其频带的低端，此时予调谐电路自动将VCO调谐在其振荡频率的低端。VCO的输出经相应频率的声表面波带通滤波器滤波、放大、整形得到此频率的方波，再经双模分频送入鉴相器与参考标准源的参考标准信号进行鉴相，鉴相器输出的误差信号经环路滤波器得到误差电压，此误差电压控制锁定VCO的输出频率，当DDS的输出信号在其低频带宽范围内变化时，VCO输出也在所设定的高频带范围内变化。
本实用新型具有以下特点第一，采用频率合成领域的新技术-DDS直接数字频率合成器为核心部件使本装置具有分辨率高，频率转换时间短、便于用微处理器进行控制等优点；第二，采用频率控制部件-FPGA扫频数据发生器，具有对外接口简单、能产生高速变化的频率数据，在扫频速率不变的情况下提高了分辨率，改善了扫描线性，且可靠性高、造价低；第三，采用混频锁相环技术将DDS输出的较低频段提高到高频段使装置的大部分器件均可采用低频器件，降低了成本和对器件的要求扩大应用范围；第四，本装置大多数器件均采用模块化，高集成化部件，提高了整机的可靠性能，并使制作容易，体积小，重量轻。
附图简要说明图1为本实用新型FPGA扫频数据发生器单元原理框图。
图2为本实用新型DDS主钟锁相环单元原理框图。
图3为本实用新型DDS直接数字频率合成器及其信号处理单元原理框图。
图4为本实用新型混频锁相环单元原理框图。
图5为本实用新型一种实施例总体结构示意图。
图6为本实施例的FPGA与DDS电路连接关系图。
图7为本实施例的DDS输出信号处理电路示意图。
图8为本实施例的主钟锁相环电路示意图。
图9为本实施例的混频锁相环电路示意图。
图10为本实施例的结构布置示意图。
本实用新型设计出一种高分辨率、宽带线性扫频信号发生器实施例本实施例设计要求应达到的主要指标如下工作频率42.2MHz-70.2MHz，40.2MHz-56.2MHz；分辨率≤1Hz扫描速率100KHz/S 对应42.2MHz-70.2MHz50KHz/S 对应40.2MHz-56.2MHz相位噪声离载频10KHz＜-90dBC/Hz为达到上述技术指标，本实施例由扫频数据发生器、DDS直接数字频率合成器及其信号处理电路、主钟锁相环和混频锁相环四大部分组成，如图5所示，各部分电路原理结合图6～图9分别详细描述如下本实施例的FPGA扫频数据发生器与DDS直接数据合成器的连接关系如图6所示，本实施例的FPGA选用Xilinx公司的XC3042DC84 4000门现场可编程门阵列U12并配置AT&T公司的ATT1765F串行E2PROM存储器。DDS选用美国Stanford Telecom公司的STEL-1176DDS芯片U11。FPGA的4个I/D口76.77，78.79与工控机相连分别接收工控机的速率选择复位(ReSet)、起始(Start)、停止(Stop)、加/减计数选择控制信号，由3个运放74AC04构成的10MHz的参考标准源U14从FPGA的I/O口输入，FPGA的35条并行数据口与DDS的35条并行数据口相连，将高速变化35比特频率数据送入DDS中FPGA的另一I/O口57与DDS的10口相连为DDS送入扫频时钟信号。来自主钟锁相环的80MHz主钟脉冲信号经U15接入DDS的CLK口；DDS产生的10比特幅度码由其输出口out11～out2输出至其处理电路。
本实施例的DDS输出信号处理单元如图7所示。本单由3片MC10124组成的TTL-ECL电平转换电路U21、U22、U23，CX20202A-1 D/A转换U24和PLP-30低通滤波器U25构成。U21输入为DDS输出out8～out11，U22输入为DDS输出out4～out7，U22输入为DDS输出out2～out3，相应U21、U22、U23输出DA8～DA11，DA4～DA7，DA2～DA3加到U24的1～10腿。U24的20腿输出连接PLP-30低通滤波器。
本实施例的DDS主钟锁相环单元如图8所示。
本单元为8倍频锁相环，10MHz参考标准信号源和MC12013双模予分频器U32输出信号共同加到MC145152鉴相器U31进行鉴相，其产生误差信号，经MC1458所组成的环路滤波器低通滤波，对压控晶体振荡器VCXO进行控制，然后再经将正弦波形整形为ECL电平的MC10116放大/整形电路，其输出即为双模予分频器的输入。此环路即为80MHz的锁相环电路。
同时由MC10116另一路输出，加到MC10136除2电路U33，再由LC组成的40MHz的带通滤波器，经放大后输出40MHz的信号(由S3端口)，MC10116的第三路输出经MAR系列放大器，在S1端输出80MHz的信号。S1端输出信号是加到本实施例的FPGA扫频数据发生器与DDS直接数据合成器的主钟输入端。
本实施例的混频锁相环单元如图9所示。本单元由MC145152鉴相器U41，环路低通滤波器，压控振荡器MC1648，功分器PSC-2-1，放大器SA3和混频器SBL-1，声表面波滤波器SAW(在此滤波器输入和输出加有MAR-3和MAR-6隔离放大器)，放大/整形电路MC10116及双模予分频器MC12013组成混频锁相环路。
在混频器SBL-1输入为DDS输出的2.2～30.2MHz信号，经混频锁相后从PSC-2-1功分器，再经低通滤波器PLP-90滤波，放大后输出所需的频率42.2MHz～70.2MHz信号。
压控振荡器MC1648设置在38.5～90MHz之间。刚加电时输入频率为2.2MHz，予调谐电路将压控振荡器调谐在42.2MHz左右。这是用光电耦合器件4N25和继电器DS2Y-S-DC1完成，V1为予调谐电压，由电位器P2微调控制。
本实施例装配结构如图10所示，本装置外形为20×35×4(cm3)扁平盒体90，各单元电路部件均固接于一电路基板上，每个单元由屏蔽板隔离，三个独立的屏蔽单元用屏蔽电缆相互连接。其中91为FPGA和DDS单元，92为主钟锁相环，93为混频锁相环。
盒的侧面板安装有数个插座94，用于10MHz标准源输入与工控机，电源及输出信号的接口，整个装置，结构紧凑，操作方便。
权利要求1.一种高分辨率、低相噪，宽带线性扫频信号源，其特征在于包括直接数字频率合成器DDS及其信号处理电路，分别与所说的DDS相连的现场可编程门阵列扫频数据发生器FPGA、主钟锁相环各单元；所说的FPGA的输入是由参考标准源和工控机提供的时钟及控制信号，其输出的BCD码及扫频时钟送入所说的DDS；所说的主钟锁相环是将所说的参考标准源的信号经倍频后送入所说的DDS。
2.如权利要求1所述的扫频信号源，其特征在于还包括将所说的DDS及处理电路输出的低频信号混频至所需的高频信号的混频锁相环。
3.如权利要求1或2所述的信号源，其特征在于所说的主钟锁相环由VCXO压控晶体振荡器，放大整形电路、双模予分频器、鉴相器、环路滤波器组成的锁相电路。
4.如权利要求1或2所述的扫频信号源，其特征在于所说的DDS信号处理电路由电平转换电路、D/A变换器、低通滤波器和放大器组成，其输入端连于DDS的输出端，其输出端连于所说的混频锁相环的输入端。
5.如权利要求2所述的扫频信号源，其特征在于所说的混频锁相环由VCO压控振荡器、功分器、放大器、混频、放大器、声表面波带通滤波器，放大/整形电路、双模分频器、鉴相器环路滤波器组成的锁相环电路；所说的鉴相器与所说的标准参考源相连；所说的环路滤波器连有一提供予调端电压加载控制信号的予调谐电路；所说的混频器与所说的DDS的处理电路相连；所说的混频锁相环的输出信号由所说的功分器的输出端通过低通滤波器输出。
专利摘要本实用新型属于数字、模拟电路技术领域。本装置包括直接数字频率合成器DDS及其信号处理电路，现场可编程门阵列扫频数据发生器FPGA、主钟锁相环及混频锁相环单元。本装置采用了新型集成度高，模块化的器件，综合利用，数字、模拟电路及高、低频电路技术，使其不但同时满足高分辨率、频带宽、低相噪线性等项的高性能指标，而且还具有性能稳定可靠，体积小，成本低的特点。
文档编号H03B21/00GK2258327SQ9621412
公开日1997年7月23日 申请日期1996年6月28日 优先权日1996年6月28日
发明者曹志刚, 李普成, 黄昕 申请人:清华大学