专利名称：输出缓冲开关电路的利记博彩app
技术领域：
本发明涉及一种用于输出数字信号的输出缓冲开关电路及一种用于使输出缓冲开关电路运作的方法。
目前已公开了许多种用于数字逻辑电路的和用于开关电路之间的数字信号交换的方案。以往的方案是DTL(二极管晶体管逻辑)、TTL(晶体管晶体管逻辑)和ECL(发射极耦合逻辑)，这些方案用于数字逻辑电路并且也用于电路之间的或印刷电路板之间的信号交换。
为以高的数据传送率传送数字数据而设计的方案，在用一对信号传输线的情况下，优选地采用数字数据差分传输和数字数据差分接收。DPECL(差分正发射极耦合逻辑)、LVDS(低压差分信号传输)和GLVDS(接地低压差分信号传输)是采用差分信号传输的信号传输方案的例子。差分信号传输可使一对信号传输线上的差分电压保持低，因为由于差分方案，沿一条使发送器与接收器连接的地线的干扰电压降对数据传输的质量不起负面影响。低的、差分的信号电压又使经由具有低阻抗的传输线被传输的功率保持在合理的界限之内。
随着数字电路的复杂性的不断增加，加上集成度的快速提高，开关电路设计的功率效率变得越来越重要。就为损耗功率密度(单位面积的损耗功率)规定的极限值而言，每个开关电路元件的最大允许损耗功率越低，则集成密度越高。反过来说，一个专用的元件的损耗功率越大，则该元件在半导体芯片上所占用的面积越大。
当设计具有低阻抗的输出缓冲级，并且所设计的输出缓冲级在一个其供电电压高于输出缓冲开关电路的输出接头上的差分电压幅度的系统环境中工作时，损耗功率就尤其成为问题。在这种情况下，较高的、被缓冲开关电路输出的电流在缓冲器输出级中产生大的损耗功率。
所有的上述差分信号传输方案均是在相对于地为固定的额定电压时工作。每条线均以被称为低压电平和高压电平的两个电压电平工作。譬如DPECL以一个3.3伏的低压电平和一个4.1伏的高压电平工作。而另一方面LVDS有一个1.6伏的低压电平和一个1.4伏的高压电平。GLVDS以接近于地电位的信号电平工作，譬如0伏和0.2伏工作或相对于地几乎对称地以大约0.2伏的幅度工作。
在考虑所有的、目前可提供的、差分的信号传输方案的情况下，信号传输电压的伸展范围为略小于零伏至大于4伏。作为结果，遵照一个差分的信号传输方案的输出缓冲开关电路与一个属于一个另外的、不同的信号传输方案的输入端相连是不可能的。按此，电路的综合设计或者是必须遵循一个专门的信号传输方案，或者是必须接入用于在不同的信号传输电平之间进行变换的装置。第一方案的缺点在于，在未来的开发中，缺少灵活性，而后一方案要求附加的占地和附加的功率，而对系统的核心功能又无益处。
本发明的目标在于解决上述问题。发明的任务在于提供一种功率效率高的输出缓冲开关电路，及一种用于使该输出缓冲开关电路运作的方法，该电路和该方法适于以高的数据传输率驱动具有低阻抗的传输线，并且能在一个半导体芯片上实施节省占地面积的元件设置。
本发明的另一任务在于提供一种输出缓冲开关电路，该开关电路在不牺牲功率效率或在芯片表面上无需占用附加空间的情况下，适于与许多具有不同的电压电平的、不同的信号传输方案协同运行。
解决以上任务的技术方案在于权利要求1所述的输出缓冲开关电路和权利要求28所述的、用于使输出缓冲开关电路运作的方法。
本发明的用于输出数字信号的输出缓冲开关电路包括一个用于驱动一个负载，譬如一条低阻抗的、对称的传输线或两条低阻抗的、非对称的传输线的放大器段，并且还包括一个用于对放大器段供电的供电装置段。该供电装置段包括一对用于连接一个电压源的输入接头和一对用于连接放大器段的输出接头、用于暂时存储能量的电抗装置、和开关装置，这些开关装置适合于规定一个充电阶段和一个放电阶段，在充电阶段中，能量从电源被充入电抗装置中，在放电阶段中，存储在电抗装置中的能量的至少一部分被放入输出接头中。
按照本发明，用于使具有一个放大器段和一个包括输入接头、用于暂时存储能量的电抗装置及与放大器段相连的输出接头的供电装置段的输出缓冲开关电路运行的方法包括如下步骤-输入接头与一个电压源连接；-电抗装置与输入接头连接，以便把能量充入电抗装置；-电抗装置与输出接头连接，以便把能量的至少一部分放入放大器段中。
按照本发明，在充电阶段一个电抗装置，譬如一个电感或一个电容，从电压源接收能量并在放电阶段把该能量转移到放大器段上。通过相宜地调整充电阶段的持续时间和放电阶段的持续时间，可在没有大量功率损耗，并且因此没有产生大量热能的情况下，为放大器段提供适于功率效率高的运作的供电电压。这所以可能的原因在于，相对于放电阶段的持续时间相宜地调整充电阶段的持续时间为如下情况提供了可能性，即恰好正常运行所需的、如此多的功率被传输给放大器段，而在供电装置段中或在放大器段中不会消耗过量的功率。
按照本发明的一个特殊的实施例，适合于规定一个充电阶段和一个放电阶段的开关装置包括一个用于实施充电阶段的第一半导体开关，该半导体开关设在一对输入接头中的一个输入接头和电抗装置的第一接头之间。此外，开关装置还包括一个用于实施放电阶段的第二半导体开关，该半导体开关设在电抗装置的第一接头和一对输出接头中的一个输出接头之间。电抗装置的第二接头与一对输出接头中的另一输出接头相连。据此，第一开关在充电阶段建立一个回路，该回路包括与供电装置段的输入接头相连的电压源和电抗装置。该回路也可包括以放大器段为表现形式的负载。在放电阶段，第二开关建立一个回路，该回路包括电抗装置和负载。该实施例优选地用于LVDS(低压差分信号传输)、GLVDS(接地低压差分信号传输和DPECL)(差分正发射极耦合逻辑)。
按照本发明的另一特殊的实施例，适合于分别规定充电阶段和放电阶段的开关装置用于既在充电阶段又在放电阶段使供电装置段的两个输入接头与供电装置段的两个输出接头分离。据此，供电装置段的输出接头上的电压相对于供电装置段的输入接头上的电压“浮动”。在该实施例中，“浮动”意味着，被加到供电装置段的两个输入接头之一和两个输出接头之一上的电压不产生由相应的输入接头向相应的输出接头流动的电流。换言之，供电装置段的运作与施加这些电压无关。供电装置段的该特性使如下情况成为可能，既在无需修改输出缓冲开关电路情况下，驱动很多种属于不同的信号传输方案的输入级。放大器输出端的相对于一个任意的基准点的，譬如相对于供电装置段的两个输入接头之一的共模电压电平，在对供电装置段的或放大器段的运作没有负面影响的情况下，可完全由与放大器段的输出端相连的输入级确定。这使在无需耗电和占地的电平变换的情况下灵活地组合不同的信号传输方案成为可能。
放大器段优选具有可提供大的共模工作范围的差分输入端。需要时，这些差分的输入端可被一个前置放大级驱动，该前置放大级不是被上述的、“浮动的”供电装置段供电的，而是被一个具有此系统接地为基准的供电装置供电的。该前置放大级则可用作在以地为基准的单线信号传输和浮动的放大器段之间的接口，其中，浮动的放大器段输出浮动的、差分信号，即输出原则上相对于地具有一个任意的共模电压电平的差分信号。
为许多个不同的放大器段和信号信道设置一个供电装置段是有利的。此外，该供电装置段和一个放大器段或多个放大器段可设在集成电路的同一个衬底上，即可是集成地形成一个单个的、集成的电路。
下面借助附图详细说明本发明。附图所示为
图1本发明的一个输出缓冲开关电路的方框图，图2a至2c第一个实施例及其派生形式中的一个输出缓冲开关电路的供电装置段的基本工作原理示意图，图3时间(矢量)图，图4本发明的一个输出缓冲开关电路的放大器段的基本结构示意图，图5本发明的第二个实施例中的一个输出缓冲开关电路的供电装置段，图6本发明的第三个实施例中的一个GLVDS(接地的低压差分信号传输)输出缓冲开关电路的供电装置段，图7用于说明供电装置段和放大器之间的连接的方框图。
图8本发明的第四个实施例中的一个输出缓冲开关电路的供电装置段，图9本发明的输出缓冲开关电路的缓冲放大器段的一个实施例，图10在第一至第三个实施例中，用于控制供电装置段开关的开关状态的控制装置的一个实施例，图11在第四个实施例中，用于控制供电装置段开关的开关状态的控制装置的一个实施例，图12一个用于分别说明图2a至2c、4、6和8所示的开关的运作的表。
图1示出了本发明的输出缓冲开关电路的概括性框图。该输出缓冲开关电路10包括一个具有一个前置放大器段12-1和一个放大器段12-2的放大器12。前置放大器段12-1的输入端7接收一个经由传输线9输往一个简略地以标号RT1、RT2和UC表示的输入缓冲器的输入信号Usignal。图中所示的传输线9代表一条对称的传输线或一对非对称的传输线的信号线。下面，概念“传输线“被用于一条对称的传输线，譬如扭绞线对，或用于两条非对称的传输线，譬如两条具有接地屏蔽的同心线。下面，这两种抉择一般都可用于传输差分信号。传输线9与放大器段12-2的差分输出端5和6相连，这些输出端5和6形成输出缓冲开关电路10的输出接头。传输线9按规定通过输入级被闭合，则输出缓冲开关电路“看到”的特性阻抗是ZL。UC是一个示意地表示传输线9上的共模电压电平的电压源。该电压源可设在输出缓冲开关电路10侧或如图所示，设在输入开关电路侧，这要取决于，是输出缓冲器，还是输入缓冲器决定了共模电压电平。该电压源可以是零伏(短路)或可以是根本不存在的。下面借助相应的实施例，对可用这些情况中的那种情况加以讨论。
标号11表示为放大器段12～2供电的供电装置段。供电装置段11包括一对输入接头1、2，这对输入接头与一个(图中未示出的)提供供电电压VCC的电压源相连。此外，该供电装置段11还具有与放大器段12-2相连的输出接头3、4。放大器段12-2被供电装置段11的输出接头3、4供电并据此形成一个经由供电装置段11的输出接头3、4接通的负载。前置放大器段12-1接收一个具有以接地2为基准的供电电压。据此，前置放大器段12-1可在具有以接地为基准的单线信号传输和差分的信号传输之间进行变换。在无需在单线信号传输和差分的信号传输之间进行变换的情况下，当然可省略前置放大器12-1。譬如，当输入信号Usignal是一个差分的双线输入信号时，就可省略前置放大器12-1。
在运行中，放大器段12-2以相当于输入信号Usignal的差分信号驱动低阻抗的传输线ZL。为使经由传输线9传输的功率保持尽可能的低，差分的输出信号的幅度，即输出接头5和6上的电压幅度恰恰如可靠地传输数据所需的那么高。输出接头5和6上的差分电压幅度的典型值在100mV和500mV之间的范围内。
在理想的情况下，供电装置段提供给放大器段12-2的输出级的功率不多于馈入传输线9内的功率。据此，可避免在放大器段12-2的输出级内的不必要的损耗功率，并可保持小的输出级。当然，取决于用在放大器段12-2的输出级中的半导体信号开关的类型，实际的输出级结构将有某一最低量的功率转换成热。在输出级要求设有源阻抗匹配装置的条件下，情况也是如此。而按照本发明，驱动传输线9的放大器段12-2无需负责限定传输的功率，而是可如此设计，即一次性地确定传输的电信号的符号，功率限定则在供电装置段11中进行。供电装置段11又不必需对信号传输负责并可按最高效率设计。
图2a示出了一个用于说明本发明的第一个实施例中的供电装置段11的基本工作原理的简图。
该简图包括一个用作暂时存储能量的装置的电感L并且还包括开关SW1和SW2，这些开关用于控制把能量从一个(图中未示出的)与接头1和2相连的电源充入电感L并用于控制把存储在电感L中的能量放入与接头3和4相连的、通过一个电阻R示意表示的放大器段12-2中。在该实施例中，开关SW1设在电感L和提供供电电压VCC的电源接头1之间并控制充电阶段，而开关SW2控制放电阶段。
为此，在该实施例中，开关SW2设在另一电源接头2和电感L的那个与开关SW1相连的接头之间。可设有一个电容C，用以使供给负载R的电压变平滑。一个二极管D是可经由开关SW2接通的，以便用作自振荡二极管，或可取代开关SW2，以便自己起到开关作用。无论是二极管D还是电容C均是有利的。但对该开关电路的基本运作不是必需的。
为了说明图2a所示开关电路的基本运作，图3示出了一个时间(矢量)图。该时间图示出了一个表示充电阶段的第一阶段A和一个放电阶段B之间的交替情况，在第一阶段A中，存储在电感L中的能量被增大，而在放电阶段B中，存储在电感L中的能量被放入放大器段12-2中。Ta表示充电阶段A的持续时间，tb表示放电阶段B的持续时间。
开关SW1和SW2的状态取决于阶段A和B。在充电阶段A中，开关SW1处于导通状态，而开关SW2处于不导通状态。在该阶段中，在电感L和负载R的串联电路上出现加在电源输入接头1和2之间的供电电压VCC，这产生一个电流I，该电流I从电源输入接头1经过开关SW1、电感L流往输出接头4，通过由R表示的放大器段12-2，通过输出接头3流回到电源输入接头2。在该充电阶段A中，从电压源提供到接头1和2上的功率有一部分用以供给负载R有一部分用以增大存储在电感L中的能量。假如元件是理想的，则在该充电阶段没有功率损耗。
为了结束充电阶段A，在持续时间ta结束后，开关SW1转入不导通状态并且为了开始放电阶段B，开关SW2转入导通状态。在该放电阶段中，电流I继续通过电感L。通过负载R并通过开关SW2流回到电感L。在该阶段中，电感L把至少一部分在阶段A中积累的能量放入负载R并据此把功率提供给放大器段12-2。假如元件是理想的，则在该放电阶段中也没有功率损耗。此外，在已进入振荡的状态下，在充电阶段A中流入电感中的能量相当于在放电阶段B中放入负载R中的能量。同样相对于充电阶段和放电阶段的整个持续时间ta+tb，充电阶段的持续时间越短，则从电压源VCC经由输入接头1和2传输至输出接头3和4及输入负载R的能量越少。据此，通过相宜地调整填充系数ta/(ta+tb)，可调整流入负载R，即流入放大器段12-2的功率并且在供电装置段11中没有功率损耗。
为了避免电源接头1和2之间的短路，开关SW1和SW2的导通状态最好不重叠。这会导致开关SW1和SW2的不导通状态的时间上的重叠。在该情况下，跨接在开关SW2上的自振荡二极管D接通受电感L作用形成电流I的回路。如果在该阶段中可以容忍由于二极管上的正向电压导致在二极管中出现功率损耗，则可以省略开关SW2。开关SW2的基本功能则被二极管D承担。
图2b示出了在图2a中所示的供电装置段11的一个第一派生形式，供电装置段11在输出缓冲开关电路应产生刚好低于供电电压电位VCC的低压和高压信号电平的情况下可有利地被应用。该派生形式的特征和功能与图2a所示的实施例的相同，区别之处仅在于，图2b所示的电路的接头1与地相连，接头2与VCC相连并且在存在二极管D的情况下，该二极管D是被翻转的。据此，接头3相对于地具有VCC电位，而接头4相对于地具有一个比VCC低负载R上的电压的电位。
图2c示出了在图2a中所示的供电装置段11的第二派生形式，该供电装置段11在输出缓冲开关电路应产生刚好高于供电电压电位VCC的低压和高压信号电平的情况下可有利地被应用。该派生形式的特征和功能与图2a所示的实施例相同，区别之处仅在于，图2c所示的开关电路的接头1与地相连，接头2与VCC相连，并且在存在二极管D的情况下，二极管D是翻转的。此外，输入接头2不是直接与接头3相连，而是直接与接头4相连，据此，在充电阶段A中，加在电源接头1和2上的全部供电电压VCC出现在电感L上。在该充电阶段A中，电容C用于负载R上的电压。按照该派生形式，输出接头4具有VCC电位，而接头3比接头4的电位高负载R上的电压。该派生形式譬如特别适于驱动一个符合5伏DPECL标准的接收器，其中，输出缓冲开关电路以其值为3.3伏的供电电压VCC工作。
图4示出了一个用于说明本发明的放大器段12-2的一个实施例的基本结构的简图。该放大器段12-2包括与供电装置段11相连的电源接头3和4并且还包括譬如经由一条传输线9与一个终端电阻RT相连的信号输出接头5和6。此外，放大器段12-2还包括一个与信号输出接头5相连的切换开关TS1和一个与信号输出接头6相连的切换开关TS2，以便使信号输出接头5和6交替地与供电装置段11相连的电源输出接头3、4中的一个相应的电源输出接头相连。阻抗ZS1至ZS4代表支路阻抗，这些支路阻抗设在相应的切换开关和供电装置段11的相应的输出接头3、4之间。如图中的虚线所示，切换开关TS1和TS2的位置按照待传输至一个图中未示出的接收器的输入信号Usignal被确定。根据信号Usignal的逻辑电平，切换开关TS1和TS2的任务在于使信号输出接头5与供电装置段11的接头4连接并使信号输出接头6与供电装置段11的接头3连接或反之。支路阻抗ZS1至ZS4可具有很低的值，这些值只被用于实现切换开关TS1和TS2的半导体开关比如MOSFET的输入电阻EIN-Widerstand确定。在需要的情况下，这些支路阻抗ZS1至ZS4的值可被增大，以便提供与输出接头5和6相连的传输线9相匹配的源阻抗。在该情况下，为了恰当地实现对源阻抗的匹配，如譬如在图2a中所示，具有一个经由电源接头3和4接通的电容是有利的。
如果一个支路的支路阻抗与另一支路的相应的支路阻抗同样大，则有一点是明确的，即在与输入信号Usignal的逻辑电平无关的情况下，放大器段12-2起经由供电装置段11的输出接头3和4接通的负载电阻R的作用。R的值等于经由信号输出接头5和6接通的阻抗的总和，即上部的支路阻抗ZS1或ZS2与下部的支路阻抗ZS3或ZS4之和。如果支路阻抗ZS1至ZS4是零或近似于零，则全部的、从供电装置段11提供到放大器段12-2上的功率被输出到与输出接头5和6相连的传输线9上。据此，在放大器段12-2中的损耗功率可被保持最小，并且同时，通过相宜地调整经由接头3和4从供电装置段11提供的功率，可使经由低阻抗的传输线9传输的功率通过具有高的效率和极小的损耗功率的供电装置段11受到控制。
图5示出了用于把数字信号传输给一个符合LVDS标准的接收器的输出缓冲开关电路的供电装置段11的第二个实施例。按照该标准，输出缓冲器10确定与输出缓冲器10的信号输出接头5和6相连的传输线9上的共模电平VC。在图1中用电阻RT1和RT2示意表示的接收器不提供共模电压电平UC。换言之，符合LVDS标准的接收器不包括在图1中所示的电压源UC。按照该标准，接收所期待的是，传输线9的相应的信号线上的电压均在规定的区间之内，其中，规定的区间内的所有的电压值相对于地均是正的。
图5所示的供电装置段11向与供电装置段11的输出接头3和4相连的放大器段12-2提供功率，并且此外还提供与放大器段12-2的信号输出接头5和6相连的传输线9上的相宜的共模电压电平。
与供电装置11的第一个实施例相似，供电装置段11的第二个实施例包括一个用作用于暂时存储能量的装置的电感L。此外，还设有开关SW1和SW2，这两个开关用于控制把能量从一个图中未示出的、与接头1和2相连的电源充入电感L并用于控制把存储在电感L中的能量放入与接头3和4相连的并用一个电阻R示意表示的放大器段12-2。与供电装置段11的第一个实施例相似，开关SW1设在电感L和提供供电电压VCC的电源接头1之间并控制充电阶段，而开关SW2控制放电阶段。
在该实施例中，开关SW2设在一个补偿电压源Voff的第一接头和电感L的那个与开关SW1相连的接头之间。补偿电压源Voff的第二接头与与地(GND)相连的电源接头2相连。接头4与电感L的另一端相连，而接头3与补偿电压源Voff的前述第一接头相连。一个二极管D是可经由开关SW2接通的，以便起自振荡二极管作用或者可取代开关SW2，以便自己起开关作用。为了平滑接头4和地之间的电压，一个电容C1可设在电源接头4和地之间。为了平滑接头3和地之间的电压，一个电容C2可设在接头3和地之间。电容C1、C2和二极管D是有益的，但对该开关电路的基本运作却不是必需的。就选择的二极管D的功能而言，适合于图2a所示的实施例的考虑也同样适合于该第二实施例。
参照图3所示的时间(矢量)图，开关SW1在充电阶段A中处于导通状态，而开关SW2处于不导通状态。在充电阶段A中，经由电源接头1和2接通的供电电压VCC出现在电感L、负载R和补偿电压源Voff的串联电路上，并产生电流I，该电流I从电源输入接头1经开关SW1、电感L流往输出接头4，通过由R表示的放大器段12-2，通过接头3并通过补偿电压源Voff流回到电源输入接头2。在该充电阶段A中，电压源的功率在接头1和2上部分地被供给到负载R上，部分功率用于增大存储在电感L中的能量。此外，在该阶段A中提供的功率的一部分流入补偿电压源Voff。在实际的实施中，补偿电压源Voff可以是一个电容C2和一个二极管D的并联回路，其中，二极管D的阳极是补偿电压源的所述第一接头，二极管D的阴极是补偿电压源的第二接头。借助该实施形式，根据电流I，在利用正向电压的情况下可用流经二极管D的电流I保持补偿电压。在需要提高补偿电压的情况下，二极管当然可被一个齐纳二极管所取代，齐纳二极管的阴极是补偿电压源的所述第一接头，而齐纳二极管的阳极是补偿电压源的第二接头。
为了结束充电阶段A，在经历时间ta之后，开关SW1转入不导通状态并且为了开始放电阶段B开关SW2转入导通状态，在放电阶段B中，存储在电感L中的能量被放电进入与接头3和4相连的放大器段12-2中。在该阶段B中，电流I继续向前流经电感L，通过表示放大器段12-2的负载R，并通过开关SW2流回到电感L。在该阶段中，电感L把在阶段A中积累的能量的至少一部分放入负载R中并据此向放大器段12-2提供功率。在假设元件是理想的情况下，在该阶段中没有损耗功率。而且，只要不存在从输出接头3和4之一或从这两个输出接头至地的重要电流路径，就没有重要的电流流经补偿电压源Voff。如果如上所述，补偿电压源Voff是借助一个二极管的和一个电容C2的并联回路实施的，则电容C2在阶段B期间保持补偿电压Voff。
与图2a所示的实施例相似，通过相宜地调整填充系数ta/(ta+tb)，可使流入放大器段12-2中的功率得到调整，并且在供电装置段11中不出现明显的功率损耗。
图5所示的实施例的一个未示出派生形式可有利地用于把数字信号传输至一个符合DPECL标准的接收器上。按照该派生形式，开关电路的接头1与地相连，而接头2与VCC相连，补偿电压源Voff的极性是反向的，并且在有二极管D的情况下，二极管D是翻转的。据此，接头3所具有的电位比VCC低Voff，而接头4所具有的电位比接头3的电位低R上的电压。
图6示出了供电装置段11的第三个实施例，该供电装置段11可用于把数字信号传输至一个符合GLVDS标准的接收器上。按照该标准，接收器所期待的是，输入信号的电位处于一个包括接地线的电位的上下限幅内。接收器譬如期待相对于接地电位对称的差分信号。为此，GLVDS接收器包括一对终端电阻RT1和RT2，其中，如图1所示，在图1所示的电压源VC被置到零伏，即意味着对地短路的情况下，每个电阻使传输线9的一根导线与地连接。
在图6中所示的供电装置段11把功率提供到与供电装置段11的输出接头3和4相连的放大器段12-2上并且此外还提供传输线上的相对于地对称的信号传输，从这种意义上讲传输线的一根导线相对于地是正的，而传输线9的另一根导线相对于地是负的。
按照该实施例，做到这一点的措施在于，经由供电装置段11的输出接头3和4被提供一个供电电压，该供电电压相对于地至少是大致对称的。达到这一点的措施可在于如此设计供电装置段11，让使供电装置段11的输出接头4与地连接的第一阻抗R1纳入一个在充电阶段为电抗装置L充电的电流回路之中并让使供电装置11的输出接头3与地连接的第二阻抗R2纳入一个用于在放电阶段使电抗装置L放电的电流回路之中。阻抗R1和R2在放大器段12-2与供电装置段11的接头3和4的连接方面可示意地表示放大器段12-2的电气特性。
与供电装置段11的第一个和第二个实施例相似，供电装置段11的第三个实施例特别是包括一个电感L，该电感L用作用于暂时存储能量的装置。此外，还设有开关SW1和SW2，用以控制把能量从一个图中未示出的、与接头1和2相连的电源充入电感L的充电过程并用以控制把存储在电感L中的能量放入放大器段12-2的放电过程，其中，放大器段12-2与接头3和4相连并且是示意地通过分别与供电装置段11的接头3和4相连的电阻R1和R2表示的。这两个电阻与供电装置段11的接地的输入接头2相连。开关SW1设在电感L和电源接头1之间，并控制充电阶段，电源接头1提供相对于电源接头2的供电电压VCC。电感L的另一接头与供电装置段11的输出接头4相连。
开关SW2设在供电装置段11的输出接头3和电感L的那个与开关SW1相连的接头之间。一个二极管D是可经由开关SW2接通的，以便用作自振荡二极管，或者可取代开关SW2，以便自己起开关作用。一个电容C1可设在输出接头4和地之间，以便平滑接头4和地之间的电压。一个电容C2同样地设在接头3和地之间，以便平滑接头3和地之间的电压。电容C1、C2和二极管D均是有利的，但对该开关电路的基本运作是不必要的。就选择的二极管D的功能而言，适用于图2a所示的实施例的考虑也适用于该实施例。
参照图3所示的时间(矢量)图，在充电阶段A期间开关SW1处于导通状态，而开关SW2处于不导通状态。在该充电阶段中，加到电源输入接头1和2上的供电电压VCC出现在电感L的和阻抗R1的串联回路上并产生电流I，该电流I从电源输入接头1通过开关SW1、电感L流向输出接头4，通过代表放大器段12-2的一部分的R1流向与电源输入接头2相连的地。在该充电阶段A中，在接头1和2上的电源的功率一部分被提供给负载阻抗R1，一部分用于增加存储在电感L中的能量。在充电阶段A中在负载阻抗R1上出现的压降导致，输出接头4相对于与地相连的接头2是正的。
为了结束充电阶段A和开始放电阶段B，在经历时间ta之后，开关SW1转入不导通状态并且开关SW2转入导通状态，在放电阶段B中，存储在电感L中的能量被放入与接头3和4相连的放大器段12-2中。在该阶段中，电流I继续流动，流经电感L，通过表示放大器段12-2的负载阻抗R1和R2并通过开关SW2流回至电感L。在该阶段期间，电感L把在阶段A期间积累的能量的至少一部分放入负载阻抗R1和R2中并据此向放大器段12-2提供了功率。在放电阶段B期间，在负载阻抗R1上出现的压降导致接头4具有相对于地的正电位。在放电阶段B期间在负载阻抗R2上出现的压降导致输出接头3相对于接地的接头2是负的。为了在随后的充电阶段A期间保持接头3上的负电压，电容2是特别有利的。
在假设元件是理想的情况下，无论是在充电阶段A中还是在放电阶段B中，在实施例的供电装置段11中均不存在损耗功率。与图2a所示的实施例相似，通过相宜地调整填充系数ta/(ta+tb)，可调整流入放大器段12-2中的功率，而在供电装置段11中没有明显的功率损耗。
图7示出了一个方框图，用以说明在本发明书中公开的实施例或其派生形式之一的供电装置段11、譬如在图4中示出的放大器段12-2和一条通往一个接收器的传输线9之间的连接。该图示出了GLVDS示例，即终端阻抗RT1使传输线9的一条导线与地连接，并且终端阻抗RT2使传输线9的另一条导线与地连接。在包括阻抗Z1和Z2在内的放大器段12-2中的虚线是在假设ZS1=ZS2=Z1和ZS3=ZS4=Z2，即假设放大器段12-2为对称结构的情况下，借助图4更详细地说明了的电路部分。方框12-2中的交插虚线意味着，在与输入信号Usignal的逻辑电平有关的情况下，接头4经由阻抗Z1与接头5相连，并且接头3经由阻抗Z2与接头6相连或者接头4经由阻抗Z1与接头6相连，并且接头3经由阻抗Z2与接头5相连，接收器放大器15采集传输线9的接收器端部上的差分信号并把这些信号转换成相宜的逻辑电平，这些逻辑电平适于被由接收器放大器15驱动的电路继续处理。该放大器可以是任何一个相宜类型的差分放大器，这种差分放大器的选择对于本发明是无关紧要的。
对于GLVDS的特殊情况，从图7示意性的方框图中可看出的是，在假设Z1=Z2和RT1=RT2的情况下，放大器段12-2与供电装置段11的输出接头4和3的连接、传输线9与放大器段12-2的信号输出接头5和6的连接和终端阻抗RT1和RT2在传输线9的相应的导线和地之间的设置是与把第一个负载阻抗R1设到供电装置段11的输出接头4和地之间并把第二个负载阻抗R2设到供电装置段11的输出接头3和地之间等效的，其中，如在图6中示意地示出的那样，R1或者R2的值分别是Z1和RT1之和。此外，从图6中还可看出，按照本发明，供电装置段11的接头3和4上的负载阻抗被放大器段12-2形成，传输线9与该放大器段12-2的输出接头5和6相联。如果放大器段12-2为以上意义上所规定的对称结构，则负载阻抗还与放大器段12-2的开关状态无关。
图8示出了本发明的供电装置段11的第四个实施例。供电装置段11的该实施例在输出接头4和3上提供输出电压UOUT，该输出电压相对于加到供电装置段11的输入接头1和2上的输入电压UCC“浮动”。在这里，“浮动”意味着，输出接头3和4中的任何一个输出接头的电位相对于输入接头1和2中的任何一个输入接头是不确定的。如果一个处于合理的界限内的电压被加到输入接头1和2中的一个上和输出接头3和4中的一个上，则该电压在输入侧和输出侧之间不导致明显的电流。此外，该电压还不影响供电装置段11的该实施例的运作。
为了达到“浮动地”提供输出电压的目的，该实施例包括一个第一对开关SW1a、SW1b和一个第二对开关SW2a、SW2b。SW1a和SW2b是串联的，该串联回路设在输入接头1和输出接头3之间。SW1b和SW2a是串联的，该串联回路设在输入接头2和输出接头4之间。标号110表示开关SW1a和开关SW2b之间的一个连接点，标号22表示开关SW1b和开关SW2a之间的一个连接点。一个电感L设在连接点110和连接点22之间。R示意地表示一个通过与供电装置段11的输出接头3和4相连的放大器段12-2形成的负载阻抗。C表示一个电容，该电容可经由输出接头3和4接通，以便平滑接头3和4上的输出电压UOUT。作为电容C的补充或作为替代，可在输出接头3、4中的每一个和地之间设置(图中未示出的)电容。D1和D2表示自振荡二极管，这些自振荡二极管可分别经由开关SW2a和SW2b接通。
在该实施例中规定第一对开关SW1a、SW1b，用以控制把能量从一个(图中未示出的)与接头1和2相连的电源充入电感L。规定的第二对开关用于控制把存储在电感L中的能量放入通过阻抗R示意地表示的放大器段12-2。参照图3所示的时间(矢量)图，在充电阶段A中开关SW1a和SW1b处于导通状态，而开关SW2a和SW2b处于不导通状态，在该阶段中，经由电源输入接头1和2接通的供电电压VCC出现在电感L上，这导致存储在起电抗装置作用的电感L中的能量有所增大。在假设元件是理想的情况下，在该阶段A中没有损耗功率。
为了结束充电阶段A，在经历时间ta之后，开关SW1和SW1b转入不导通状态，并且为了开始放电阶段B开关SW2a和SW2b转入导通状态。在放电阶段B中，存储在电感L中的能量被放入供电装置段11的接头3和4中。为了在下一个充电阶段A中保持输出接头3、4上的输出电压，经由输出接头3和4接通一个电容10是特别有利的。
根据开关SW1a、SW1b和SW2a、SW2b的这种状况，所有的输入接头1、2持续地与所有的输出接头3、4保持分离是可能的，而由输入接头至输出接头的能量传输受到控制。就是说，在充电阶段A中，开关SW1a和SW1b是导通的，而开关SW2a和SW2b是不导通的，据此，通过两对开关和电抗装置，在输入接头1、2中的任何一个输入接头和输出接头3、4中的任何一个输出接头之间不存在电气连接。这一点也同样适用于放电阶段，在放电阶段中，开关SW1a和SW1b是不导通的，而开关SW2a和SW2b是导通的。由于输入接头1、2与输出接头3、4的这种持续分离，在输出接头3、4上出现一个浮动的输出电压，即一个没有相对于输入接头1、2的电位的预定基准的输出电压。
为了避免在电源接头1和2和供电装置段11的输出接头3和4之间出现短路，第一对开关SW1a、SW1b和第二对开关SW2a、SW2b的导通状态最好在时间上不重叠。这可导致两对开关的不导通状态的时间上的重叠。在该情况下，经由开关SW2a或SW2b接通的自振荡二极管D1和D2可为在放电阶段B中被电感迫出的电流接通开关电路。如果在这些自振荡二极管中出现可容许的损耗功率，则第二对开关SW2a、SW2b可被省略。
在假设元件是理想的情况下，无论是在充电阶段A中，还是在放电阶段B中，在该实施例的供电装置段11中均不出现功率损耗。
与图2a所示的实施例相似，通过相宜地调整填充系数ta/(ta+tb)可使流入放大器段12-2中的功率得到调整，同时在供电装置段11中又没有明显的功率损耗。
该实施例的优点特别是在于，如在图1中所示的那样，驱动传输线9的放大器段12-2相对于电源接头1和2的电位可被保持浮动，据此，传输线9的每条信号线上的电位相对于输入接头1和2也是浮动的。该特征使第四个实施例所述的输出缓冲开关电路在不进行电平变换的情况下可与应用不同的信号传输标准的输入开关电路合作成为可能。换言之，第四个实施例所述的、包括一个供电装置段11在内的输出缓冲开关电路就传输线9上的被接收器确定的共模电压电平而言是完全灵活的。尤其是该输出缓冲开关电路有能力驱动图1所示的传输线9的终端负载的全部可能的选择。如果在图1中示出的共模电压UC具有处于合理的界限之内的任意的正值或负值，则输出缓冲器程序井然地工作并据此适于驱动LVDS、GLVDS、DPECL和其它的、类似类型的接收器。此外，根据第四个实施例所述的输出缓冲开关电路还正常地与那些替代图1中的电压源UC使传输线9的导线中一条导线与一个预定的、原则上任意地电位相连的接收器合作。此外，输出缓冲器在根本不存在电压源UC的情况下正常地与一个具有浮动的、差分的输入端的接收器合作。一个未示出的电压源可设在输入接头1和2之一和输出接头3和4之一之间，以便使输出缓冲器有能力确定传输线9上的共模电压电平。该电压源最好是可编程的和/或可关断的，以便充分利用由第四个实施例的供电装置段11所提供的灵活性的优点。
图9示出了一个包括一个前置放大器段12-1和一个放大器段12-2的缓冲放大器段12的一个实施例，该缓冲放大器段12与图8所示的第四个实施例的供电装置段11相结合的是特别有利的，但可与供电装置段的前述实施例中的任何一个实施例合作。
缓冲放大器段12的前置放大器段12-1和放大器段12-2经由一对互补的信号线S1和S2相互连接。这一对信号线上的差分电位取决于被加到前置放大器段12-1的信号输入接头7和前置放大器段12-1的接地接头2之间的输入信号Usignal的逻辑电平。接头1和2是用于连接一个图中未示出的电压源UCC的电源接头。
放大器段12-2包括与譬如第四个实施例中的供电装置段11的输出端相连的电源接头3和4。此外，放大器段12-2还包括用以连接通往接收器的传输线9的信号输出接头5和6。
基本上如图4所示，图8中的放大器段12-2包括两个分别为一对开关结构的切换开关TS1和TS2，其中，第一对开关属于信号输出接头5，而另一对开关属于信号输出接头6。如果会与供电装置段11的开关发生混淆，放大器段12-2的这些开关被称为信号开关。第一对开关串联地设在放大器段12-2的电源接头3和4之间。这对开关之间的连接点与信号输出接头5相连。第二对开关串联地设在放大器段12-2的电源接头3和4之间，其中，这对开关之间的连接点与信号输出接头6相连。
按照该实施例，每一个开关包括一个n沟道MOSFET(金属氧化物半导体场效应晶体管)和一个P沟道MOSFET，它们的沟道是并联的。尤其在图9中，第一对开关中的设在信号输出接头5和电源接头4之间的第一开关包括n沟道MOSFET 27和P沟道MOSFET33。设在信号输出接头和电源接头3之间的第二开关包括n沟道MOSFET32和P沟道MOSFET30。第二对开关中的第一开关包括n沟道MOSFET31和P沟道MOSFET29并且设在电源接头4和信号输出接头6之间。第二对开关中的第二开关包括n沟道MOSFET28和P沟道的MOSFET34并且设在信号输出接头6和电源接头3之间。每个开关的n沟道MOSFET晶体管的和P沟道MOSFET晶体管的栅极接收互补的输入信号。换言之，每个开关的n沟道MOSFET晶体管的和P沟道MOSFET晶体管的栅极是与互补的信号线S1和S2如此相连的，即当n沟道MOSFET晶体管的栅极在高的电平上时，P沟道MOSFET晶体管的栅极就在低的电平上。此外，8个MOSFET的8个栅极与前置放大器段12-1的互补的信号线S1和S2是如此连接的，即，连接信号输出接头5、6中的一个信号输出接头与电源接头4的开关和连接信号输出接头5、6中的另一个信号输出接头与电源接头3的开关具有同一导电状态，并且其余的两个开关具有另一导电状态，即导通的或不导通的。每对开关中只有一个开关是导通的，而另一个开关是不导通的。按照图9所示的实施例，特别之处在于，信号线S1与晶体管27、28、及30的栅极相连，而信号线S2与晶体管31、32、33及34的栅极相连。
在图4中所示的阻抗ZS1至ZS4代表图9中所示的相应的开关的单电阻。
基于如下事实，即按照该实施例，四个开关中的每一个均包括一个n沟道MOSFET晶体管和一个P沟道MOSFET晶体管，放大器段12-2的共模工作范围可被显著放大。特别希望的是，当在接头2和3之间和/或接头1和4之间出现电位差时，放大器段12-2仍可正常地工作。这些电位差的出现取决于如下条件，即由接收器确定的相对于接地接头2的共模电平是否存在于传输线9上，就是说，是否存在图1中的电压源Uc。
如果在四个开关的每个中只存在n沟道MOSFET晶体管，则接头3和接头2之间的、把接头3的电位抬高到接头2的电位以上的、增大的电位差最终会导致如下后果，即信号线S1或S2上的电压不再足以接通这些n沟道MOSFET晶体管。而由于P沟道MOSFET晶体管的存在，放大器段12-2的正常运作得以继续，因为开关功能随后由P沟道MOSFET晶体管承担。随着接头3的电位相对于接头2的电位不断增大，放大器段12-2的正常运作可继续到该电位差大至P沟道MOSFET晶体管不再能正常地关断为止。
据此，在放大器段12-2的四个开关的每个中的、平行于n沟道MOSFET晶体管的P沟道MOSFET晶体管导致放大器段12-2的共模工作范围扩大。如果传输线上的、在图1中通过Uc表示的共模电压电平变得太高以致放大器段12-2中的n沟道MOSFET晶体管的无法正常运作，则与每个n沟道MOSFET晶体管平行的P沟道MOSFET晶体管承担开关作业并据此扩大传输线9上的可由输出缓冲器10操作的共模电压范围。
当然，如果放大器12-2以传输线9上一个基本上不变的共模电压电平运作，则取决于共模电压电平，或者是P沟道MOSFET晶体管，或者是n沟道MOSFET晶体管可省略。特别是如果放大器段12-2与图2b或图2c所示的供电装置段合作，则可省略n沟道MOSFET晶体管。如果放大器段如图2a或图6所示的供电装置段合作，则可省略P沟道MOSFET晶体管。
图9所示的前置放大器段12-1是任选的并用于把一个被加在信号输入接头7和电源接头2之间的、不平衡的输入信号转换成信号线S1和S2上的一个差分信号，以便差分地驱动放大器段12-2，使信号线S1、S2中的一条信号线具有低的电压，而另一条信号线相对于接头2是在高的电压电平上。
为了维持信号S1和S2之间的正常的相位关系，前置放大器段12-1可包括用以可使从接头7至信号线S1的信号延迟的第一串逆变器22、24及用于使前置放大器段12-1的接头7上的输入信号反转的第二串逆变器23、25和26。为了使两串逆变器中的延迟时间大致相等，在逆变器24的输入端24和地之间设一个电容C3会是有利的。
图9中的虚线用于表示，相对于前置放大器段12-1，放大器段12-2被设计为浮动的。在前置放大器段12-1和放大器段12-2之间，除了一对差分的信号线S1和S2之外，再不需要其它的连接。
图10示出了用于控制第一至第三个实施例及其派生形式之一中的供电装置段11的开关SW1和SW2的开关状态的控制装置的一个特殊的实施例。为了避免重复，该图没有示出开关和供电装置段的其它部分之间的连接。
按照在图10中所示的控制装置的该实施例，每个开关SW1、SW2包括许多个半导体开关。每个开关中的所有的半导体开关均是并联的。在图10中，开关SW1包括三个相互并联的开关SW11、SW12和SW13，开关SW2包括半导体开关SW21、SW22和SW23。开关SW1的阻抗R10至R30和开关SW2的阻抗R40至R60表示相应的半导体开关的相应的壹阻抗。
为了控制每个半导体开关的开关状态，为每个开关SW1和SW2设置一串用于延迟控制信号的延迟电路。在图10中，开关SW1的一串延迟电路包括延迟元件T1和T2，其中，延迟元件T1的输出端与延迟元件T2的输入端相连。延迟元件T1和T2控制半导体开关SW11至SW13的开关状态，使这些元件不是同时地，而是依次地转换其开关状态，其结果是，开关SW1顺序地将其导电状态由不导通转为导通或由导通转为不导通。为此，一个被加到SW11的控制接头上的控制信号被延迟元件T1延迟，并且被延迟的控制信号被加到开关SW12的控制接头上。该被延迟的控制信号被加到延迟元件T2上并据此被再次延迟并且随后被加到开关SW13的控制接头上。
包括其相应的壹电阻通过阻抗R40至R60表示的半导体开关SW21至SW23的开关SW2也是如此。SW2的半导体开关被第二串延迟电路T4、T5驱动。第二开关SW2的第二串延迟元件T4、T5和半导体开关SW21至SW23的功能和运作与开关SW1的相应的元件完全相同。
第一串延迟元件T1、T2具有自己的输入端，即延时元件T1的输入端，它与一个具有两个输入端的“与”门14的输出端相连。第一串延迟元件T1、T2的输出端，即延迟元件T2的输出端与另一延迟元件T3的输入端相连，延迟元件T3的输出端与一个具有两个输入端的“或非”门13的一个输入端31相连。“或非”门13的输出端与第二串延迟元件的输入端，即与延迟元件T4的输入端相连。第二串延迟元件的输出端，即延迟元件T5的输出端与另一具有逆转的输出端的延迟元件T6的输入端相连，延迟元件T6的逆转的输出端与“与”门14的一个输入端41相连。“与”门14的第二输入端和“或非”门13的第二输入端相互连接，并且在控制输入端Tin接收一个出自一个图中未示出的控制信号发生器的控制信号。
控制信号发生器发生一个控制信号，该控制信号对应于如图3所示的充电阶段A和放电阶段B之间的转换在两个逻辑状态之间转换。
图12示出了一个表，该表用以说明取决于加到图10所示开关电路的控制接头上的控制信号的逻辑状态，开关SW1的半导体开关SW11至SW13的运作和开关SW2的半导体开关SW21至SW23的运作。
图12所表示的表在其最左方的一栏Tin中示出了控制信号Tin的逻辑状态。下一栏Cyc示出了取决于开关SW1和SW2的开关状态的有关充电阶段A或放电阶段B的情况下一栏stat示出了图10所示开关电路的所有6个半导体开关SW11至SW13和SW21至SW23的状态。从该栏中可清楚地看出，可区分为12个不同的开关状态。
最后，栏SW1和SW2示出了每个半导体开关的开关状态。为此，栏SW1包括三个分栏，即在方的分栏SW11、居中的分栏SW12和右方的分栏SW13。同样，SW2也包括三个分栏，即左方的分栏SW21、居中的分栏SW22和右方的分栏SW23。SW1和SW2的每个分栏或是可有表示相应的半导体开关处于导电状态的项C，或是可有表示相应的半导体开关处于不导通状态的，即处于断开状态的项O。下面的说明以开关SW1处于全闭合的状态开始，就是说SW1的所有的半导体开关均是导通的，而开关SW2处于全断开状态，就是说，SW2的所有的半导体开关均是不导通的。该状态被称为状态1并对应于供电装置段11的充电阶段A。
随着控制信号Tin由逻辑1向逻辑0过渡SW1和SW2的半导体开关由阶段A向阶段B过渡，对应于状态2至6。随着控制信号Tin由1向0过渡，“与”门14的输出在没有明显的延迟的情况下进入逻辑状态0，其结果是，开关SW11变得不导通(状态2)。在经历由T1确定的延迟时间后，开关SW12也变得不导通(状态3)。再经历另一由T2确定的延迟时间后，开关SW13变得不导通(状态4)。状态4是一种状态，在该状态中，所有6个半导体开关均是不导通的，并且用以避免基于SW1和SW2的传导状态的时间上的重叠在供电装置段11的电源接头1和2之间的短路。
只有在经历由T3确定的延迟时间后，“或非”门13的输入31才进到低电位，使“或非”门13的输出进到高电位并使SW2的半导体开关SW21导通(状态5)。据此，T3的延迟时间确定状态4的持续时间。如果不存在延迟元件T3，则状态5基本上紧随状态3这将导致开关SW13和SW21的导通状态在时间上重叠。借助延迟元件T3可避免这种重叠。延迟元件T4延迟控制SW21的开关状态的控制信号，并且在经历由T4确定的延迟时间后，开关SW22进入导通状态(状态6)。在经历另一由T5确定的延迟时间后，开关SW23进入导通状态(状态7)，据此充电阶段A和放电阶段B之间的过渡结束。只要接头Tin上的控制信号在逻辑上为0，相当于放电阶段B的状态7被继续。
随着控制信号Tin由逻辑0向逻辑1过渡，“或非”门的输出进到逻辑0上，使半导体开关SW21在没有明显的延迟的情况下变为不导通。Tin的由0向1的过渡引发由放电阶段B向充电阶段A的、相当于状态8至12的过渡。当Tin的由0向1的过渡对开关SW21状态有一基本上立即发生的作用时，开关SW11瞬时仍是不导通的，因为“与”门14的输出在与Tin的逻辑状态无关的情况下是逻辑0，因为在半导体开关SW23变为导通之后，T6的输出在经历由延迟元件T6确定的延迟时间后进到逻辑0上，并且据此，“与”门14的输出被锁定到逻辑0上。在经历由T4确定的延迟时间后，SW22变得不导通(状态9)，并且在经历由T5确定的延迟时间后，开关SW23变为不导通(状态10)。状态10相当于状态4，因为所有的半导体开关其时均处于不导通状态。
在经历由T6确定的延迟时间后，“与”门14的输入41进到逻辑1上，这导致“与”门14的输出变为逻辑1并使开关SW11导通(状态11)。据此，通过T6确定的延迟时间确定状态10的持续时间，在该持续时间内，所有的半导体开关SW11至SW13和SW21至SW23均是不导通的。据此，延迟元件T6避免SW23和SW11的导通状态的重叠。
延迟元件T1延迟使开关SW11导通的控制信号一个预定确定的延迟时间，并随后使开关SW12导通(状态12)。在经历由T2确定的延迟时间后，半导体开关SW13变为导通。现在，由放电阶段B向充电阶段A的过渡结束，并且半导体开关处于状态1中，直至Tin由1向0的下一个变化开始为止，据此，整个充电和放电循环结束。
由于开关SW1和SW2均分别包括多个并联的半导体开关，所以在充电阶段和放电阶段之间的或在放电阶段和充电阶段之间的过渡期间控制电流变化曲线的形状是可能的。据此，可抑制在供电系统中造成干扰噪声的电流峰。通过相宜地选择SW1的每个阻抗R10、R20、R30的和SW2的每个阻抗R40、R50和R60的值，可对通过SW1和SW2接通的电流的波形进行整形。
此外，延迟元件T3和T6可靠地避免SW1和SW2的导通状态的时间上的重叠并使SW1和SW2的其持续时间可很好地受到控制的不导通状态在时间上重叠。
图11示出了用于控制本发明的第四个实施例中的供电装段11的开关SW1a、SW1b、SW2a和SW2b的开关状态的控制装置的一个实施例。与图10所示的实施例相似，开关SW1a、SW1b、SW2a和SW2b分别包括多个并联的半导体开关。开关SW1a特别是包括半导体开关SW14、SW15和SW16。开关SW16包括半导体开关SW17、SW18和SW19。开关SW2a包括半导体开关SW24、SW25和SW26，开关SW2b包括半导体开关SW27、SW28和SW29。阻抗R11、R21、R31、R41、R51、R61、R71、R81、R91、R101、R111和R121表示相应的半导体开关的连接阻抗。
与图10所示的实施例相似，图12示出了一个控制电路，该控制电路包括延迟元件T1至T3和T4至T6、一个“或非”门13和一个“与”门14。这些元件相互间的连接与图10所描述的完全相同。在图11中，“与”门14的输出控制开关SW14和SW17的开关状态，延迟元件T1的输出控制开关SW15和SW18的开关状态，延迟元件T2的输出控制开关SW16和SW19的开关状态。“或非”门13的输出控制开关SW24和SW27的开关状态，延迟元件T4的输出控制开关SW25和SW28的开关状态，延迟元件T5的输出控制SW26和SW29的开关状态，SW17上方的箭头表示，控制SW14的同一控制信号也控制SW17，据此，SW14和SW17的开关状态总是等同的。SW18上方的箭头表示，控制SW15的同一控制信号也控制SW18，据此，SW15和SW18的开关状态总是等同的。在作必要修正的情况下，这也适用于半导体开关SW19和SW27至SW29。
涉及对开关SW1a、SW1b和SW2a、SW2b的控制，可参照图12所示的表。为图10示出的实施例所给出的参照图12的说明也适用于图11所示的实施例，其区别仅在于，图12中的栏SW1的左方的分栏表示SW14和SW17的开关状态，居中的分栏表示SW15和SW18的开关状态，右方的分栏表示SW16和SW19的开关状态。同样，SW2的左方的分栏表示SW24和SW27的开关状态，居中的分栏表示SW25和SW28的开关状态，右方的分栏表示SW26和SW29的开关状态。状态1至状态12和回至状态1的状态顺序与在图10所示的实施例中所描述的完全相同。在图11中，延迟元件T3和T6保障在充电阶段A和放电阶段B之间不存在时间上的重叠。换言之，延迟元件T3和T6可让开关SW1a、SW1b和SW2a、SW2b如此地受到控制，即借助开关SW1a、SW1b和SW2a、SW2b使输入接头1、2总是与第四个实施例中的供电装置段11的输出接头3、4分离。与图10所示的实施例相似，通过对图11中的半导体开关的连通阻抗的相宜选择，可对电流变化曲线的形状进行整形，以便避免在供电系统中产生干扰的电流峰。
形成图10中的SW1、SW2的或形成图11中的SW1a、SW1b、SW2a、SW2b的半导体开关可为MOSFET晶体管，这些晶体管的栅极起相应的控制接头作用并且这些晶体管的沟道起开关作用。
延迟元件T1至T6可为一串逆变器结构，其中，每个逆变器驱动一个电容，该电容设在逆变器的输出端和电源接头1、2之一之间。
权利要求
1．用于输出数字信号的输出缓冲开关电路，包括-一个用于驱动一个负载的缓冲放大器段(12)和一个用于向缓冲放大器段(12)提供功率的供电装置段(11)，-其中，供电装置段(11)包括--一对用于连接一个电压源(Vcc)的输入接头(1、2)和一对与放大器段(12)相连的输出接头(3、4)，--用于暂时存储能量的电抗装置(L)--适合于规定一个充电阶段(A)和一个放电阶段(B)的开关装置(SW)，在充电阶段(A)中，能量从电压源(Vcc)被充入电抗装置(L)中，在放电阶段(B)中，存储在电抗装置(L)中的能量的至少一部分被放入输出接头(3、4)中。
2．按照权利要求1所述的输出缓冲开关电路，其特征在于，开关装置(SW)适合于在充电阶段和放电阶段中均规定两个输入接头(1、2)与两个输出接头(3、4)分离。
3．按照权利要求2所述的输出缓冲开关电路，其特征在于，开关装置(SW)包括-第一对用于在充电阶段中使电抗装置(L)与输入接头(1、2)相连，并用于在放电阶段中使电抗装置与输入接头(1、2)分离的开关(SW1a、SW1b)和-第二对用于在放电阶段中使电抗装置(L)与输出接头(3、4)相连，并用于在充电阶段中使输出接头(3、4)与电抗装置(L)分离的开关(SW2a、SW2b)。
4．按照权利要求3所述的输出缓冲开关电路，其特征在于，-第一对开关(SW1)中的第一开关(SW1a)和第二对开关中的第一开关(SW2b)是串联的，其间有一第一连接点(110)，-第一对开关(SW1)中的第二开关(SW1b)和第二对开关(SW2)中的第二开关(SW2a)是串联的，其间有一第二连接点(22)，并且-电抗装置(L)的第一和第二接头分别与第一和第二连接点相连。
5．按照权利要求3或4所述的输出缓冲开关电路，其特征在于，几个或所有的开关(SW)包括半导体开关。
6．按照权利要求5所述的输出缓冲开关电路，其特征在于，第二对开关(SW2)的开关是二极管，这些二极管在放电阶段中是正向偏压，并且在充电阶段中是反向偏压。
7．按照权利要求5所述的输出缓冲开关电路，其特征在于，每个半导体开关(SW1a、SW1b、SW2a、SW2b)包括多个场效应晶体管，这些场效应晶体管的沟道是并联的。
8．按照权利要求7所述的输出缓冲开关电路，其特征在于，-每对半导体开关(SW1、SW2)包括一串用于延迟控制信号的延迟电路(T1、T2；T4、T5)，该控制信号控制半导体开关的开关状态，并且-每对半导体开关的场效应晶体管的控制栅与相应的延迟电路串相连。
9．按照权利要求1所述的输出缓冲开关电路，其特征在于，-开关装置(SW)包括一个用于执行充电阶段的第一半导体开关(SW1)和一个用于执行放电阶段的第二半导体开关(SW2)，-第一开关(SW1)设在一对输入接头(1、2)中的一个输入接头(1)和电抗装置(L)的第一接头之间，-第二开关(SW2)设在电抗装置(L)的第一接头和一对输出接头(3、4)中的一个输出接头(3)之间，-其中，电抗装置(L)的第二接头与一对输出接头(3、4)中的另一输出接头(4)相连。
10．按照权利要求9所述的输出缓冲开关电路，其特征在于，-输出接头(3)与一对输入接头(1、2)中的另一输入接头(2)相连。
11．按照权利要求9所述的输出缓冲开关电路，其特征在于，-输出接头(3)与一个电压源(Voff)的第一接头相连，该电压源(Voff)的第二接头与一对输入接头(1、2)中的另一输入接头(2)相连。
12．按照权利要求11所述的输出缓冲开关电路，其特征在于，-电压源(Voff)包括一个由一个电容(C2)和一个二极管构成的并联电路，该二极管的阳极与一个输出接头(3)相连，并且其阴极与另一输入接头(2)相连。
13．按照权利要求9所述的输出缓冲开关电路，其特征在于，-第一负载阻抗(R1)设在一个输出接头(3)和另一输入接头(2)之间，并且-第二负载阻抗(R2)设在另一输出接头(4)和另一输入接头(2)之间。
14．按照权利要求13所述的输出缓冲开关电路，其特征在于-包括与缓冲放大器段(12)的信号输出接头(5、6)相连的传输线(9)在内的放大器段(12)规定第一和第二负载阻抗(R1、R2)，并且-传输线(9)的终端适合于规定第一和第二负载阻抗(R1、R2)与另一输入接头(2)的连接。
15．按照权利要求9至14之一项所述的输出缓冲开关电路，其特征在于，-每个半导体开关(SW1、SW2)包括多个场效应晶体管，这些场效应晶体管的沟道是并联的。
16．按照权利要求15所述的输出缓冲开关电路，其特征在于，-用于延迟控制信号(Tin)的第一串延迟电路(T1,T2)和第二串延迟电路(T4、T5)，其中的控制信号(Tin)控制开关的开关状态，-其中，第一开关(SW1)的场效应晶体管的栅极与第一串延迟电路(T1、T2)相连，并且第二开关(SW2)的场效应晶体管的栅极与第二串延迟电路(T4、T5)相连。
17．按照权利要求8或16所述的输出缓冲开关电路，其特征在于，-第一串延迟电路(T1、T2)的输出端与具有两个输入端的“或非”门(13)的第一输入端(31)相连，-“或非”门(13)的输出端与第二串延迟电路(T4、T5)的输入端相连，-第二串延迟电路(T4、T5)的逆转的输出端与具有两个输入端的“与”门(14)的第一输入端(41)相连，“与”门(14)的输出端与第一串延迟电路(T1、T2)的输入端相连，并且-“或非”门(13)的第二输入端和“与”门(14)的第二输入端相互连接，并且适合于接收控制信号(Tin)。
18．按照权利要求17所述的输出缓冲开关电路，其特征在于，-第一延迟电路(T3)设在第一串延迟电路(T1、T2)的输出端和“或非”门(13)的第一输入端(31)之间，并且-第二延迟电路(T6)设在第二串延迟电路(T4、T5)的输出端和“与”门(14)的第一输入端(41)之间。
19．按照以上权利要求之一所述的输出缓冲开关电路，其特征在于，自振荡二极管(D)是经由开关(SW1、SW2、SW1a、SW1b、SW2a、SW2b)中的至少一个接通的。
20．按照以上权利要求之一所述的输出缓冲开关电路，其特征在于，-缓冲放大器段(12)包括第一对串联在供电装置段(11)的第一输出接头(4)和第二输出接头(3)之间的信号开关(27、33；30、32)以及第二对串联在供电装置段(11)的第一输出接头(4)和第二输出接头(3)之间的信号开关(29、31；28、34)，-其中，第一对信号开关(27、33；30、32)之间的第一连接点与缓冲放大器段(12)的第一信号输出接头(5)相连，并且第二对信号开关(29、31；28、34)之间的第二连接点与缓冲放大器段(12)的第二信号输出接头(6)相连，-其中，第一和第二对信号开关的控制接头是如此连接的，--如果缓冲放大器段(12)的输入信号(Usignal)接受第—逻辑电平，则第一信号输出接头(5)与供电装置段(11)的第一输出接头(4)连接并且第二信号输出接头(6)与供电装置段(11)的第二输出接头(3)连接，并且--如果缓冲放大器段(12)的输入信号(Usignal)接受第二逻辑电平，则第一信号输出接头(5)与供电装置段(11)的第二输出接头(3)连接并且第二信号输出接头(6)与供电装置段(11)的第一输出接头(4)连接。
21．按照权利要求20所述的输出缓冲开关电路，其特征在于，每个信号开关包括一个n沟道MOSFET晶体管和一个p沟道MOSFET晶体管，这两个晶体管的沟道是并联的并且这两个晶体管的栅极接收互补的输入信号(S1、S2)。
22．按照权利要求21所述的输出缓冲开关电路，其特征在于，-第二对信号开关的第一开关(29、31)的和第一对信号开关的第二开关(30、32)的p沟道MOSFET晶体管(29,30)的栅极，和第一对信号开关的第一开关(27、33)的和第二对信号开关的第二开关(28、34)的n沟道MOSFET晶体管(27、28)的栅极接收输入信号(S1)，并且-第二对信号开关的第二开关(28,34)的和第一对信号开关的第一开关(27、33)的p沟道MOSFET晶体管(33、34)的栅极和第一对信号开关的第二开关(30、32)的和第二对信号开关的第一开关(29,31)的n沟道MOSFET晶体管(31、32)的栅极接收逆转的输入信号(S2)。
23．按照以上权利要求之一所述的输出缓冲开关电路，其特征在于，一个平滑电抗(C)是经由输出接头(3、4)接通的。
24．按照以上权利要求之一所述的输出缓冲开关电路，其特征在于，放大器段(12)和至少供电装置段(11)的开关装置(SW)是集成在一个共同的半导体芯片上的。
25．按照以上权利要求之一所述的输出缓冲开关电路，其特征在于，电抗装置(L)是一个电感。
26．按照以上权利要求之一所述的输出缓冲开关电路，其特征在于，该输出缓冲开关电路包括多个用于多个信号信道的放大器段(12)。
27．按照以上权利要求之一所述的输出缓冲开关电路，其特征在于，具有用于控制开关(SW1、SW2、SW1a、SW1b、SW2a、SW2b)的开关运作的控制装置。
28．用于使一个具有一个放大器段(12)和一个包括输入接头(1、2)、用于暂时存储能量的电抗装置(L)和与放大器段(12)相连的输出接头(3、4)的供电装置段(11)的输出缓冲开关电路运作的方法，具有如下步骤-使输入接头(1、2)与一个电压源(Vcc)连接，-为了把能量充入电抗装置(L)，使电抗装置(L)与输入接头(1、2)连接，并且-为了把能量的至少一部分放入放大器段(12)，使电抗装置(L)与输出接头(3、4)连接。
29．按照权利要求28所述的方法，其特征在于，-在使电抗装置(L)与输出接头(3、4)连接之前，使所有的输入接头(1、2)与电抗装置(L)分离，-在使电抗装置(L)与输入接头(1、2)连接之前，使所有的输出接头(3、4)与电抗装置(L)分离。
全文摘要
一个用于产生输出数字信号的输出缓冲开关电路包括一个用于驱动一个负载一条低阻抗的传输线(9)的缓冲放大器段和一个用于向缓冲放大器段(12)提供功率的供电装置段(11)。供电装置段(11)包括一对用于连接一个电压源的输入接头(1、2)和一对与放大器段(12)相连的输出接头(3、4),用于暂时存储能量的电抗装置和开关装置,这些开关装置适合于规定一个充电阶段和一个放电阶段,在充电阶段中,能量从电压源被充入电抗装置中,在放电阶段中,存储在电抗装置中的能量的至少一部分被放入输出接头(3、4)中。
文档编号H03K19/00GK1214157SQ96180220
公开日1999年4月14日 申请日期1996年12月23日 优先权日1996年1月16日
发明者M·赫德贝里 申请人:艾利森电话股份有限公司