专利名称：纠错码解码器再同步装置的利记博彩app
技术领域：
本发明是关于纠错码解码器再同步装置的发明。
就纠错码解码器而言，从来就存在着一个根本的问题，即若不能取得编码器和解码器的同步，就不能正确解码。
本发明正是针对解决上述问题的。本发明的目的是检测出纠错码解码器的同步漂移而使其重新实现同步。
为达到以上目的，本发明采取以下技术方案本发明所述的纠错码解码器再同步装置，其特征在于其具有使接收信号序列位移的位移电路；输入该位移电路的输出序列并对纤错码进行解码的同时输出差错校正子的解码器；检测该差错位“1”发生率的检测电路以及对应该检测电路的输出使上述位移电路进行位移的控制电路。
本发明所述的纠错码解码器再同步装置，其特征在于上述检测电路具有输入上述差错的移位寄存器和对该移位寄存器各段的比特“1”进行计数的加权计数电路，而所述的控制电路在上述加权计数电路的输出达到所定值以上时进行位移控制。
所述的纠错码解码器再同步装置，其特征在于上述控制电路包含有对上述加权计数电路的输出和所定值进行比较的比较电路。
所述的纠错码解码器再同步装置，其特征在于上述控制电路要使位移电路进行位移时，上述移位寄存器的内容先清“0”。
本发明所述的纠错码解码器再同步装置，其特征在于所述的纠错码都是岩垂码。
无论是线性分组码或卷积码，在对纠错码的解码采用差错校正子解码法的解码器中，具有一个基本的性质，即当无错误时差错校正子的值为“0”。而当解码器与编码器脱离同步时，则在解码器中误码将连续产生，其结果使差错校正子的值以约50％的比例成为“1”。这种状态不是仅仅由信道噪声、波形失真、拌动干扰等所产生的误码。因此当检测出这种状态时，就能判定发生了同步失真。为实现再同步，可以逐次调整同步定时，并在差错校正子的值中“0”值多的时点进行再同步，如此维持同步定时进行解码，后续装置就可以利用解码器的输出。
本发明具有以下效果从以上说明可以明显地看到，利用本发明的同步错误检测装置，在使用纠错码进行数字传输时，就能检测出终端间所发生的同步偏离；而利用本发明的再同步装置，在使用纠错码进行数字传输等，通过取再同步，就可以使纠错动作回到正常状态。
以下参照附图，详细说明
具体实施例方式
图1是说明本发明的纠错码解码器的再同步装置构成概要的说明图。
图2是使用岩垂码作为纠错码的一个实施例的方框图。
图3是说明图2实施例再同步动作的说明图。
图4是岩垂码解码器的电路图。
图1是本发明的纠错码解码器再同步装置的概要构成说明图。图中1是位移电路，2是纠错码解码器，3是比特“1”发生率检测电路，4是控制电路，a为接收信号序列，b为解码序列，接收信号序列的数据输入到位移电路1，该位移电路1的输出被输入到纠错码解码器2中。纠错码解码器2在输出解码序列数据的同时，把差错校正子输入到比特“1”发生率检测电路3。比特“1”发生率检测电路3的输出被输入进控制电路4。控制电路4的输出作为移位控制信号被输入进位移控制电路1中。
下面说明图1所示构成的动作。位移电路1是为了使纠错码解码器2实现再同步而设置的。如果在接收序列上出现了数据丢失或数据混入，则是因为解码器与编码器失去了同步，所以就不能正确解码。下述的比特“1”发生率检测电路3以及控制电路4检测出这种情况时，通过使接收前列移位而使解码器与编码器取得同步。其结果就能对再同步之后的接收数据正确解码。
在位移电路1中，对应于来自后述的控制电路4的控制输入，要么原封不动的输出接收信号序列数据，要么把接收信号序列数据位移一定的比特数而输出。该规定的移位比特数不限于1比特，也可以取几个比特。另外，位移的方向可以是使接收序列的数据迟延的方向，也可以取其前进的方向。不论采用哪种位移方向，都要对具体装置中的同步失真状况进行分析，而采用能尽快实现再同步方向。
作为该位移电路1的具体实例可以用各种各样的电路。其中一例利用图2，如下所述，保持在后续分组中的最后的输入被输入进下一后续分组中。作为其他举例，有采用1比特或数比特的移位寄存器来选择，要么原封不动地输出接收信号序列，要么一旦通过该移位寄存器之后进行输出。在这些应用举例中，在同步时原封不动地输出接收信号序列的情况下，再同步操作时就使接收序列数据向迟延方向移位；相反在同步时一旦接通该移位寄存器之后进行输出的情况下，再同步操作时就使接收序列数据朝前进方向移位。此外，所谓1比特移位寄存器意味着1位寄存电路。
在纠错码解码器2中，采用差错校正解码法。这里作为纠错码不管是汉明码、BCH码、R—S(里德—索洛蒙)码等线性分组码，或是岩垂码，Hurgerburger(哈勒巴格)码等卷积码都适用。还有，所谓纠错码的用语是作为纠错码和检错码的总称使用的。即使在使用了检错码的装置中，一旦不能取得与编码器的同步，也不能正确解码。
在线性分组码中，在传送编码速率k/n、一致检验矩阵H的线性码的码字w序列时，加上误码字e，接收到的码字序列为y＝w＋e。这时把s＝(s1，s2，…，sn－k)＝yHT的n-k阶矢量s称为差错校正子。码字w满足wHT＝0时，由于s＝(w＋e)HT＝eHT，因此差错校正子s不管码字是什么只取决于误码字。无误码地，差错核正子总是0。
在卷积码中，当传送编速率k/n，一致检验矩阵H的卷积码的码字序列W时，加上错误序列E＝(E1(D)，……，En(D))，接收序列设为Y＝(Y1(D)，……Yn(D))(这里D表示迟延运算子)，则把S＝(S1(D)，……，Sn－k(D))＝YHT的n-k阶矢量序列S称为差错校正子。码字序列W满足WHT＝0时，由于S＝(W＋E)HT成为EHT，因此，差错校正子S也与传送的码字序列不关而只取决于误码序列E。无误码时，该校正子S常常是0 。
在比特“1”发生率检测电路3中，可以检测出来自纠错码解码器2的差错校正子上“1”的发生率。当同步脱离时，在纠错码解码器2中，由于错误将连续产生，因此差错校正子的值以大约50％的比例出现“1”。这种情况并非仅仅由通信传输路上的噪声、波形失真、抖动干扰等所能产生的错误。作为这个发生率检测电路3的具体举例，可以采用各种各样的电路。其中一例利用图2，并如下所述，是由一定长度的移位寄存器和对该寄存器各段输出的“1”的总数进行计数的电路所组成。或者，也可以通过把一定长度的移位寄存器器的各段输出采用逻辑门来解码以实现错误率检测。另外，也可以根据移位寄存器所规定长度的迟延电路最后一段输出的“1”从上向下计数，或根据该迟延电路的输入端的“1”从下向上计数，来对规定长的差错校正子序列中的“1”的总数进行计数。
在比特“1”发生率检测电路3中，不仅可以对差错校正子输出的“1”在一定的数据列中发生的次数进行计数，而且也可以考虑到差错校正子输出中的“1”存在于规定长数据列中的位置，并对应于其发生的时间而以加权的方式输出。
在控制电路4中，把比特“1”发生率检测电路3的输出与门限值进行比较，当在门限值以上时，就产生表示脱离同步状态的输出。这里门限值虽然是以50％为标准的，当然可以根据所采用纠错码的种类、误码产生的状态等情况适当设定。根据控制电路4的输出，位移电路1对接收信号序列作一定的位移。该位移一直持续到表示同步失真状态的控制电路4的输出没有了为止，而且按一定的比特间隔一次一次地连续进行，从而使同步定时逐次调整。一旦表示非同步状态的输出为0，则后续装置就可以重新利用解码器的输出。
进而，在图1中，虽然比特发生率检测电路3和控制电路4是按其功能分别记述的，但也可以把两者作为一个统一的方框来实现。例如在如前所说的比特“1”发生率检测电路3的一个具体便的采用了一定长度的移位寄存器各段输出的逻辑门解码器中，作为解码输出在超过规定门限值时，可以直接组成产生输出“1”的逻辑门。
图2是纤错码用岩垂码的一个实施例方框图。图中，20是位移电路，21是串并行变换电路，22是岩垂码解码器，23是并串行变换电路，24是32段移位寄存器，25是加权计数电路，26是比较电路，27是复位电路，Y1—Y8是并行输入，S是差错校正子、W1—W7是并行输出，a是接收信号序列，b是解码序列，d表示同步脱离输出。接收序列被输入到位移电路20。移位电路20由后述的比较电路26控制，其输出输入到串并行变换电路21中。岩垂码解码器22由串并行变换电路21输入8序列的并行输入Y1—Y8，而把7序列的并行输出W1—W7输出到并串行变换电路23。该并串行变换电路23输出一串解码序列。岩垂码解码器22也输出一串差错校正子S。该差错校正子S被输入到32段的移位寄存器24而成为32位的并行输出，并被输入进加权计数电路25。比较电路26依据加权计数电路25的输出，将表示同步脱离信号输出到位移电路20的控制输入、复原电路27和其他图中未表示的相关电路。复原电路27输入表示该同步脱离的信号并把32位的位移寄存器24置“0”。
岩垂码是一种众所周知的卷积码。检验矩阵H＝[H1(D)，…，Hn(D)]的要素在i＝1…，n－1时由Ddi(1＋Dn－i)给出，当i＝n时为1，这里di＝3n－2－2i＋(n－1－i)(n－2－i)/2，编码速率是(n－1)/n就可以对长度小于等于n比特的突发性错误给以纠正。为了正确纠错，所必需的最短错误区间的保障区间长是g＝3n2－2n－1＋n(n－1)(n－2)/2。
在该实施例中，给出n＝8的具体举例。因此，编码速率为7/8，可纠长度不大于8比特的突发错误，而保障区间长为168。就岩垂码编码器则言，虽未图示，但可以用42段的移位寄存器实现。而就其解码器而言，利用图4如下所述可以利用7个42段的移位寄存器和差错模式检测器实现。
从岩垂码解码器22输出的差错校正子S的值是依系统处于同步状态还是非同步状态以及错误发生状态的不同而变化的。当同步状态下无错误产生时，差错校正子的值持续保持在“0”状态。而在同步状态下存在着1比特误码时差错校正子S的值在两处为“1”；而在同步状下存在着2比特误码时，差错校正子S的值最多于4处为“1”，同样地，在同步状态下存在着8比时误码时，差错校正子S的值最多于16处为“1”。在非同步状态下，差错校正子S的值几乎以相等的概率出现“0”和“1”。因此，在所谓同步状态下错误发生少的前提条件下，可以根据32段移位寄存器24的各段输出的“1”的个数来检测出同步失真状态。在通常的线路状况下，该前提条件是能满足的。
由岩垂码解码器22输出的差错校正子S被输入到32段移位寄存器24。该32段移位寄存器24的各段输出表示着32个定时期间全部的差错校正子S的值。因此，通过知道各段输出中值“1”的个数，就能检测出检测长度为32的每个定时的比特“1”发生率。在该实施例中，由加权计数电路25对各段输出值“1”的个数进行计数。
32段移位寄存器24的段数决定着检测长度。作为检测长度取30—100是适当的。32段移位寄存器24虽然也可以用作为硬件的移位寄存电路来实现，但也可以通过存储器的写入/读出程序的控制实现同样的功能。检测长度不到某种程度长时，就得不到正确的发生率，但其长度一大，则在用硬件实现该移位寄存器时，电路的规模大，而当用程序实现时，存储器的数量以及处理步骤将会很多。因此，检测长度的确定要根据所用通信线路以及所要求的性能冗余来决定。
加权计数电路25中，作为仅对32段移位寄存器24的各段输出值“1”的个数计数的一种代替，通过在各段输出上加入汉明窗等窗函数来计数也很好。也就是说，在移位寄存器中央附近的段的输出“1”上乘以大的权重，而在移位寄存器两端左右的段的输出“1”上乘以小的权重即可。这样一来，在乘以窗函数所产生的权重时，可以把32段移位寄存器24和加权计数电路25作为整体，以32段FIR滤波器的形式来实现。
在比较电路26中，C代表门限值“16”，把加权计数电路25的输出与门限值“16”进行比较，而当超过门限值“16”时，就输出表示同步已偏离的信号。该门限值取检测长度50％程度的值是适当的，一旦超过50％，就不能检测同步失真或需要很长的检测时间，相反，一旦低于50％，则判断是单纯的错误还是同步失真这种判断错误将会提高，因此考虑到这些问题门限值选在“13”—“16”是适当的。
比较电路26中也可以具有滞后作用。例如，加权计数电路25的输出超过门限值“16”时就输出表示同步偏离的信号，之后，当门限值变成“13”以下时就不输出表示同步偏离的信号，这样作的结果就能避免再同步工作的不稳定。
复位电路27在从比较电路26输入了表示同步偏离的信号时，把32段移位寄存器24置“0”。如下所述，被迟延了1比特的接收序列直到在岩垂码解码器22的差错校正子输出S上反映出来为至，变成42段，即成为转送了42个定时以后的形式。因此，正如32段移位寄存器24那样，当段数比42小时，未必要重新复位。但是当把该32段移位寄存器24的段数作成比方100段时，复位就是必要的。
也可以用其他一些具体电路实现加权计数电路25的功能。比如，通过把32段移位寄存器24各段的输出输入到逻辑门来解码也就能实现这种功能。此时，通过加权计算可以完成解码。进而，作为解码输出，当超过规定门限时，就根据编排产生1输出的逻辑门，就能把加权计数电路25和比较电路26作为一体来实现。还有图2所示的所有方框的全部功能，或者一部分功能也可以通过存储器和程序软件实现。
图3是说明图2实施例再同步动作的说明图。图3(A)是表示通常状态的说明图，而图3(B)表示再同步动作中状态的说明图。图中20，21是在图2中已用过的电路，并表示与图2相同的含义。在图3(A)中，位移电路20把接收序列原封不动地输出到串并行变换器21。因此，串并行变换器21把接收序列从第0号位到第7号位作为一组Y1—Y8而输出到后续的岩垂码解码器22中，从而返复同样的操作。图3(A)第16号位表示被输入时。
在图3(B)中，位移电路20把接收序列直到第15号位原封不动的输出到串并行变换器21中。这时，设位移电路20的状态转换。因此，暂时保持在串并行变换器21上的最后的第15号位就被输入到串并行变换器21中。之后，通过位移电路20的状态复原，第16位以后的接收序列就原封不动地由串并行变换器21输出。串并行变换器21把自第15位至第22位作为一组Y1-Y8，输出给后续的岩垂码解码器22。结果，接收序列被迟延1比特输入到岩垂码解码器22。还有在设计上，在2比特迟延的情况下，例如使暂时保持在串并行变换器21中的第14位、第15位的比特再次输入到串并行变换器21后，第16位以后的接收序列就原封不动地被串并行变换器21输出。
岩垂码解码器22配合串并行变换器，输入一组比特Y1-Y8的变换定时面输出差错校正子S。与此相适应，在从比较电路26输出表示同步偏离的信号时，位移电路20使接收序列迟延1比特。如下所述，被迟延了1比特接收序列直到被岩垂码解码器22的差错校正子S的输出所完全反映，则到42段×8比特，即42个变换定时的336位之后。而且，当把32段移位寄存器24作成很长的段数，例如100段时，由于为了再同步动作需要重新置位，因此差错校正子S直到移位寄存器全段满为至必须100次变换定时。所以在这些变换定时中，即使在迟缓时，还能输出表示同步偏离信号的情况下，位移电路20就使接收序列再次迟延1比特。这种动作返复进行，直到表示同步偏离的信号没有输出为止。还有，通过进一步推迟使接收序列再度迟延1比特时间，就能进行所谓同步后方保护。相反，当输出了表示同步偏离的信号时，在岩垂码解码器22内，通过把从比较接近于输入的寄存器所得到的不完全的差错校正子S’(后述图4中的S’)输入到32段移位寄存器24，可以加快同步的恢复并进行检测。进而，一些长度短的突发错误只反映在这个不完全的差错校正子S’上。
图4是岩垂码解码器的电路图。图中41是35段移位寄存器，42是28段移位寄存器，43是22段移位寄存器，44是17段移位寄存器，45是13段移位寄存器，46是10段移位寄存器，47是8段移位寄存器，48是加法器，51是7段移位寄存器，52是6段移位寄存器，53是5段移位寄存器，54是4段移位寄存器，55是3段移位寄存器，56是2段移位寄存器，57是1段移位寄存器，61是加法器，62是8段移位寄存器，63是15段移位寄存器，64是21段移位寄存器，65是26段移位寄存器，66是30段移位寄存器，62是33段移位寄存器，71、72、73、74、75、76、77都是1段移位寄存器、81是“10000001”模式检测器、82是“1000001”模式检测器，83是“100001”模式检测器，84“10001”模式检测器、85是“1001”模式检测器，86是“101”模式检测器，87是“11”模式检测器，88、89、90是加法器，Y1-Y8是并行输入，S是差错校正子，W1-W8是并行输出，S’是不完全的差错校正子。就加法器而言，仅对一部分加法器作了编号，其他加法器都省略了编号。表示各个移位寄存器四边形方框内的数字表示该移位寄存器的段数。而表示各模式检测器方框内的数字则表示检测的模式。还有所谓的1位移位寄存器意味着1比特寄存。
来自串并行变换电路21的一组并行输入Y1-Y8分别被输入到35段移位寄存器41间～8段移位寄存器47和加法器48中。各移位寄存器41～47的输出分别被输入到7段移位寄存器51～1段移位寄存器57中。
8段移位寄存器47、1段移位寄存器57、10段移位寄存器46、2段移位寄存器56、13段移位寄存器45、3段移位寄存器55、17段移位寄存器44、4段移位寄存器54、22段移位寄存器43、5段移位寄存器53、28段移位寄存器42、6段移位寄存器52、35段移位寄存器41、7段移位寄存器51的输出分别由输入Y8上依次加法器48等的加法器进行加法运算，并输出差错校正子S。
7段移位寄存器51的输出在有错误时则由加法器61进行纠错，并输出W1。同样地，6段移位寄存器52～1段移位寄存器57的输出在有错误时分别由同样位置上的加法器进行纠错，并分别输出到8段移位寄存器62～33段移痊寄存器67。而8段移位寄存器62～33段的移位寄存器67的输出就分别成为W2-W7。在并行输出W1-W8中，W1-W7被输出到并串行变换电路23。差错校正子S对具有分别位于其输入侧的加法器88等加法器的1段移位寄存器71、72、73、74、75、76、77依次进行移位而形成输出W8。W8在后续的方框中不被利用。
“10000001”模式检测器81-“11”模式检测器87分别是检测1组并行输入Y1-Y8中Y1-Y7的错误的位模式检测器。“11”模式检测器87输入差错校正子S和1段移位寄存器71的输出，当检测出前者为“1”、后者为“1”时，就输出“1”。该输出通过与加法器61处于相同位置上的加法器，对Y7的序列进行纠错而输出给33段移位寄存器67，并输出纠错了的W7。同时通过加法器88，由1段移位寄存器71输入一侧的加法器89，在把1段移位寄存器71的输入置为“0”的同时，由1段移位寄存器72输入一侧的加法器90，把1段移位寄存器72的输入置“0”，如此，差错校正子的序列“11”成为“00”。
同样地“101”模式检测器87输入差错校正子S和1段移位寄存器72的输出，而当检测出差错校正子S为“1”、1段移位寄存器72的输出为“1”时，就输出“1”。本来在1段移位寄存器71的输出为“0”时也必须进行检测，但当1段移位寄存器71的输出为“1”时也必须进行检测，但当1段较位寄存器71的输出为“1”时，前面已经说明过由于由“11”模式检测器87的纠错而被纠正，因此这种情况下的检测就不必要了。按照该输出，对Y6序列进行差错纠正而输出到30段移位寄存器66，并输出纠错了的W6。同时差错校正子的序列“101”置为“000”。
同样地根据“1001”模式检测器85-“10000001”模式检测器进行错误检测时，各个输入序列Y5-Y1由与加法器61处于同样位置上的加法器、或者加法器61进行纠错，并分别通过26段移位寄存器65-8段移位寄存器及加法器61而输出W5-W1。还有，在该电路中因为后续电路不利用W8，所以关于Y8序列的错误就不能纠正。
差错校正子S是从位于Y1序列的7段移位寄存器的输出被加到Y8序列之后的地方取出来的。因此并行输入Y1-Y7直到被完全反映于差错校正子S上时，就是42段×8比特、即42个变换定时的336比特之后了。正如前面已经说明过的，为了加快同步的恢复并能进行检测，Y3序列的5段移位寄存器的输出从加到Y8序列之后的地方取出不完全的差错校正子S’，在检测出同步偏离以后把S’替换差错校正子S，并可以输入到32段移位寄存器24。作为更进一步的变形例，为了检测出同步偏离，常常把该不完全的差错校正子S’输入到32段移位寄存器24，就可以很快地检测出同步偏离。
权利要求
1.纠错码解码器再同步装置，其特征在于它具有使接收信号序列位移的位移电路；输入该位移电路的输出序列并对纠错码进行解码的同时输出差错的校正子的解码器；检测该差错位发生率的检测电路和对应于该检测电路的输出使上述位移电路进行位移的控制电路。
2.如权利要求1所述的纠错码解码器再同步装置，其特征在于上述的检测电路具有输入上述差错校正文的移位寄存器和对该移位寄存器的各段的比特“1”进行计数的加权计数电路，而上述的控制电路在上述加权计数电路的输出达到所定值以上时进行位移的控制。
3.如权利要求2所述的纠错码解码器再同步装置，其特征在于上述控制电路包含有对上述加权计数电路的输出和所定值进行比较的比较电路。
4.如权利要求2或3所述的纠错码解码器再同步装置，其特征在于上述控制电路要使位移电路进行位移时，上述移位寄存器的内容先请“0”。
5.如权利要求1、2、3或4述的纠错码解码器再同步装置，其特征在于上述的纠错码都是岩垂码。
全文摘要
本发明提供一种能检测出纠错码解码器同步偏离并实现再同步的纠错码解码器再同步装置。其具有使接收信号序列位移的位移电路、输入该位移电路的输出序列并对纠错码进行解码的同时输出差错的校正子的解码器、检测该差错位发生率的检测电路和对应于该检测电路的输出使上述位移电路进行位移的控制电路。
文档编号H03M13/00GK1123490SQ9511824
公开日1996年5月29日 申请日期1995年10月27日 优先权日1994年10月28日
发明者村上恭通 申请人:村田机械株式会社