专利名称：：可变长度解码器的参数表缩减装置的利记博彩app
技术领域：
：本发明是有关于数据传输系统中的解码装置，特别是有关于一种可变长度解码器(variablelengthdecoder)的参数表(codetable)装置。可变长度编码(variablelengthcoding)技术是为需要无损耗(lossless)的数据压缩系统所利用，而将固定长度的数据依照统计结果转换成具有不定长度的码字，使出现频率较高的数据能以较少的信息量来贮存或传输，较庞大的数据量便可被压缩。也因此，在需要较大量数据的传输或处理系统中，例如高画质电视(HDTV)，即以配合较快处理速度的可变长度解码电路，提供视频信息数据的高效率转换。一般用以进行可变长度解码的结构，如图1所示，包括一桶式移位器(barrelshifter)15、一参数表装置(codetable)17和一多路复用器19等。在上述结构中，特别是用以配合MPEGI(MotionPictureExpertsGroup)或MPEGII标准的视频信息处理系统，其用以解码离散余弦转换(Discretecosinetransform，简称DCT)的系数的参数表装置，将是最为庞大的部份。例如适用于MPEGII标准的第零个DCT参数表装置即有114个可变长度码字，而当中最长的码字更含17个位元。因此，若能适当设计此部份结构，使所占面积缩减，使得整体视频信息处理系统更精致而高密度化。由于一般平行可变长度解码器多以可编程逻辑阵列(PLA)提供解码所需的信息，以致可编程逻辑阵列的尺寸及其传递信号的延迟时间均为可变长度解码器解码效率的关键因素。因而，为了满足上述提高整体视频信息处理系统功能的要求，目前有将可变长度解码器结构重新设计，或重建可编程逻辑阵列的组合型式。甚至以只读存储器(ROM)取代可编程逻辑阵列，试图借以提高处理速度。但终因只读存储器所需占用空间较大，虽提供较快速运行功能，亦难以接受。于是，分析可变长度解码器内参数表装置的配置情形，以MPEG标准为例，将离散余弦转换系数表解码成一长度码(run)和一位阶码(Level)，令位阶码为具备正负值的码字。请参照图2所示的参数表装置结构，因有正负值之故，位阶码内部含一数据和一符号位元(signbit)，而以符号位元结合其数据一并为参数表装置内既定码字规划的一部份。亦即，在参数表装置中，相应于相同数据但不同符号位元码字就必须分别处理，将正和负值的位阶码视为二不相干的码字，而分别于正值码区11和负值码区12进行转换。如此一来，参数表装置势必因提供处理仅符号位元不同的码字，而必须重复支持其他相同的数据，造成硬件空间浪费，更导致延迟时间变长，而影响处理效率。因此，本发明的主要目的在于提供一种可变长度解码器参数表缩减装置，避免码字符号位元的重复处理，以节省硬件空间，提高解码效率。为了达到上述目的，本发明即提供一种可变长度解码器参数表缩减装置，用以解码一具有正负值的输入数据，该装置包括一参数表装置，以该输入数据的数值部份产生一对应的位阶码和一长度码；以及一掩模电路，运算该输入数据与该参数表装置提供的该长度码，而产生一符号位元；该符号位元与该参数表装置产生的位阶码结合即为解码结果。其中，该参数表装置可为一可编程逻辑阵列。该参数表装置也可为一只读存储器装置。该参数表装置所利用的该输入数据数值部份可由去除该输入数据的符号位元而得。该掩模电路可包括一与门，具有双组输入端口，用以分别输入该长度码与该输入数据作逻辑运算；一或门，具有多个输入端口，将该与门的输出各位元进行“或”逻辑运算产生该符号位元。该输入数据可由一桶式移位器所提供。由于掩模电路仅需以简单逻辑电路组成即可，能大幅缩减解码器的空间，并以较小尺寸的可编程式逻辑阵列为参数表装置，可将延迟时间减至最短，而提升解码效率。为使本发明的上述和其他目的、特征和优点能更明显，特举一较佳实施例，并配合附图，作详细说明如下图1绘示了一熟知可变长度解码器的结构。图2绘示了图1结构内参数表装置的配置示意图。图3为依照本发明一较佳实施例的可变长度解码器结构。图4为图3结构内的掩模电路结构图。在本发明的可变长度解码器中，输入码字的符号位元并不送入参数表装置内解码，而是另以一掩模电路来处理，而有如图3所示的电路结构。在图3所示的较佳实施例电路中，包括有桶式移位器25、一参数表装置27和掩模电路29。桶式移位器25是依照参数表装置27所提供的码字长度信息而将输入数据馈入参数表装置27。但是，参数表装置27仅取输入数据的数值部份进行解码，而摒除输入数据的符号位元。亦即，对于具有相同数值部份但符号互异的输入数据，参数表装置27是由相同一解码区进行处理产生位阶码，而使解码电路能减少一半。在另一方面，参数表装置27解出的长度信息，即前述的长度码，则配合桶式移位器25所提供的输入数据一并于掩模电路29内进行逻辑运算，以择取出输入数据的符号位元。由于此逻辑运算仅为单纯的“与”(AND)和“或”(OR)处理，电路结构甚为简单，十分适合集成电路高密度制造使用。于是，若将参数表装置27和掩模电路29产生的结果，即符号位元和位阶码相结合，解码结果即可得。为使本发明的运行情况更易了解，下面举一实施例以作说明。假设若由桶式移位器25送出的一部份输入数据为0111，共四位元，其最末一位元是符号位元S，即S＝1，则其数值部份为011。于是，码字011经参数表装置27接收后进行解码而产生位阶码，并有长度码0001000……0分别送至桶式移位器25和掩模电路29。本发明一较佳实施例的掩模电路29则如图4所示，包括一与门290和一或门291。与门290提供二组输入端口分别由参数表装置27和桶式移位器25输入数据，再以各组数据的相同位元进行“与”运算。由于来自参数表装置27的长度码仅有相对于符号位元的单一位置的值“1”，其他位元皆为“0”，如上述的000100......0，其与输入数据进行与逻辑运算后，若输入数据的符号位元为“1”，其结果将与长度码的形式相同，否则，与门290的输出各位元将皆为“0”。因此经由或门291将与门290输入所有位元进行“或”逻辑运算后，将可产生符号位元值“1”或“0”。于是，经由掩模电路29和参数表装置27产生的符号位元和位阶码即可结合成为输出。由于本发明的参数表装置并不限定由可编程逻辑阵列做成，其亦可因实际需要改由只读存储器做成。与熟知技术相比，若采以可编程逻辑阵列做成参数表装置，本发明的装置单在此一部份即可节省一半的电路空间，虽有另设掩模电路，然其仅为简单逻辑，设计容易，体积亦小，整体而言，可变长度解码器的设计和尺寸皆有极大优点，甚至考虑选择只读存储器做为参数表装置更加可行。虽然本发明揭露较佳实施例如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明的精神和范围内，当可作一些更动与修饰，因此本发明的保护范围当视后附的权利要求所界定者为准。权利要求1.一种可变长度解码器(variableLengthdecoder)的参数表缩减装置，用以解码一具有正负值的输入数据，该装置包括一参数表装置，以该输入数据的数值部份产生一对应的位阶码和一长度码；以及一掩模电路，运算该输入数据与该参数表装置提供的该长度码，而产生一符号位元；该符号位元与该参数表装置产生的位阶码结合即为解码结果。2.如权利要求1所述的装置，其中，该参数表装置为一可编程逻辑阵列(PLA)。3.如权利要求1所述的装置，其中，该参数表装置为一只读存储器装置。4.如权利要求1所述的装置，其中，该参数表装置所利用的该输入数据数值部份是以去除该输入数据的符号位元而得。5.如权利要求1所述的装置，其中，该掩模电路包括一与门，具有双组输入端口，用以分别输入该长度码与该输入数据作逻辑运算；一或门，具有多个输入端口，将该与门的输出各位元进行“或”逻辑运算，而产生该符号位元。6.如权利要求1所述的装置，其中，该输入数据是由一桶式移位器所提供。全文摘要一种可变长度解码器的参数表缩减装置，包括一参数表装置和一掩模电路。其参数表装置将输入数据解码为一位阶码和一长度码，并以掩模电路运算输入数据和长度码而产生符号位元，再取位阶码和符号位元同为输出。文档编号H03M7/40GK1140366SQ9510819公开日1997年1月15日申请日期1995年7月10日优先权日1995年7月10日发明者黄柏川申请人:联华电子股份有限公司