专利名称：用于模拟系统的集成电路的利记博彩app
此项发明涉及可在各模拟系统中得到应用的半导体集成电路。
已知的模拟电路，例如图示均衡器、音乐合成器、专用滤波器、频谱分析器等等，采用在印制电路板上使用分立元件的设计和制造方法。这些电路通常相当庞大，组装过程耗费大量劳力，致使可靠性问题增加，并最终导致成本较高。
上述类型的模拟电路已经以半导体集成形式制成，但是，采用现行的制造工艺来生产具有精确电阻值和大容量电容的集成电路仍有困难。尽管确有诸如运算放大器、振荡器和锁相环之类的集成电路，但这些电路具有必须为特定的应用专门特制的缺点，这是成本极高的。
此发明的目的就是通过采用一种无需对其制造工艺作任何重大改动就能适合于广泛的功能应用范围的相对廉价的标准半导体集成电路来克服上述缺点和问题。
根据此发明，可制成一种由一个由若干可组配模拟单元的配置构成的半导体集成电路，每个单元能够通过一个连接网路与配置中的其它单元相连，其中每个模拟单元可以用单元配置数据来有选择地并单独地访问，以求从内部来组配该单元并实现被访问模拟单元与该配置中其它模拟单元的连接来完成多种可能的模拟功能应用中的某个特定的模拟功能应用。
该半导体集成电路理想地还包含带有切换控制通路的第一数据通路，而连接网路最好包括相应的切换电路，其中以数据形式存储在存储装置内的单元组配数据以数字形式通过一个切换控制通路被送往一个被单独访问的选定的单元以实现相应的切换电路的运行和选定的模拟单元与该配置中其它模拟单元的连接。
这些切换电路每个理想地包含一个存储组配数据的存储装置和一个作为连接器件的晶体管开关。
为方便起见，连接网路理想地包含一个全程连接系统和一个局域连接系统，其中全程连接系统被用来将任何一个单元与位于该配置中远处的任何其它单元相连，而局域连接系统则被用来将每个单元的输出端与相邻各单元的输入端相连。
模拟单元理想地包含一个放大器、若干可偏程模拟元件、切换装置和信号通路，其中为了构成任何预定的模拟电路，这些模拟元件按所需的固有值来偏程，并且切换装置被用来将各已偏程元件和各信号通路以某种特殊的预定组配方式互相连接起来。
为方便起见，各元件固有值理想地以数字形式存储在存储装置内。该装置理想地包含若干用于选择各个模拟单元的选择信号通路，各单元选择信号理想地在一个中央控制装置的控制之下从信号发生装置发出，并且各单元选择信号最好接连地被送往与各个模拟单元相关联的各选择信号通路。
该装置理想地还包含若干用以向每个模拟单元提供模拟数据的第二数据通路，这些模拟数据是已用数模转换装置从数字单元组配数据转换而来的，其中这些模拟数据通过各第二数据通路送往选定的单元。
更有益的是这些模拟数据理想地包含若干独立的模拟信号，其中每个都代表该模拟单元中一个需要偏程的元件的某个特定值。
这种有若干可组配模拟单元的配置具有阵列形式，其中各单元按若干行和列排列。
为方便起见，信号发生装置包含一个第一偏程移位寄存器和一个第二偏程移位寄存器，其中第一偏程移位寄存器提供阵列内的水平坐标参考信号，而第二偏程移位寄存器提供阵列内的垂直坐标参考信号，这些水平和垂直坐标参考信号能够实现对阵列内任何模拟单元的选择。
全程连接系统理想地包含水平地行经各行模拟单元之间的水平全程总线和垂直行经各列模拟单元之间的垂直全程总线。
在阵列的所有边缘处，设有能够使阵列各边缘处的垂直和水平全程总线直接相连的开关组。
这种半导体集成电路较为理想地适用于制成一种可偏程电阻部件，其中包含一对带有栅、源和漏极的特性相匹配的场效应晶体管，这对管中的第一晶体管作为参考晶体管，而这对管中的第二晶体管则用来提供实际的电阻值。
这种半导体电路理想地还包括一个差分放大器、一个可调恒流源、以及第一和第二参考电位，其中恒流源作为参考晶体管的负载，所述参考晶体管与差分放大器连接以构成一个负反馈通路，由此可利用差分放大器的作用来调整所述参考晶体管的栅极电压，直至在所述参考晶体管上出现一个相对于第一和第二参考电位的特定的电压降，从而在所述参考晶体管的源和漏极之间形成某个预定的电阻值，借此所述参考晶体管的栅极电压可以被用来直接控制所述特性相匹配的场效应晶体管中第二只晶体管的导电率以设定所需的电阻值。
为方便起见，这种半导体集成电路理想地通过使用一对互补的极性相反且特性相匹配的场效应晶体管来适应于制成一种线性电阻，从而使每对特性相匹配的场效应晶体管中的第二晶体管相并联，以至在所述第二晶体管的作用下获得一个线性的传输特性函数。
每个可偏程电阻理想地含有一个包括设置得能够产生不同电阻值范围的多对逆极性场效应晶体管在内的电阻网络，其中某个特定的电阻值范围是由通过包含在所述第一数据通路中的一个数据总线传送到存储装置的单元组配数据选定的，该存储装置的输出适用于将选定阻值范围的电阻切换到工作状态。
可调恒流源是用模拟信号来调整的。
该集成电路理想地包括带有至少一个电容倍增电路的可偏程电容元件。
更有益的是，每个极性相反的场效应晶体管理想地带有一个相关联的电容模拟存储电路，能够在达到了所述特定的电压降之后在所述参考晶体管的栅极上存储并保持一个模拟电位。
所有模拟元件的元件制造容差最好用一个单一的外电阻和一个单一的内电容来自动补偿。
根据下面应结合附图阅读的几个示例性实施例的说明，本发明将得到更好的理解，其中
图1是此发明所述线性阵列形式的半导体集成电路的示意图;
图2表示线性阵列中基本单元和增强单元配置的示意图;
图3表示一个基本单元电路图4表示一个增强单元电路图5更详细地表示阵列的一部分，尤其是全程连接的细节;
图6表示基本核心单元周围的连接细节;
图7表示增强核心单元周围的连接细节;
图8表示连接开关的细节;
图9表示带有受核心单元随机存储器控制的旁路晶体管的可偏程切换电路;
图10表示核心单元运算放大器电路;
图11表示可偏程电阻网络的示意图;
图12表示可偏程电阻电路的示意图;
图13表示可偏程电阻器板的示意图;
图14表示N型沟道可偏程电阻元件的切换配置;
图15表示P型沟道可偏程电阻元件的切换配置;
图16表示可偏程电阻的示意图;
图17表示N型沟道可偏程电阻器电路的详细线路;
图18表示P型沟道可偏程电阻器电路的详细线路;
图19表示存储节点放电函数的特性图;
图20表示模拟偏程电路的示意图;
图21和22.应如图23所示那样配置，表示典型的基本单元及其偏程配置的更详细的示意图;
图24表示电容倍增器电路的示意图;
图25表示电容补偿电路的示意图;
图26表示图24电路中所用的模拟缓冲器的详细电路;
图27表示P型沟道控制电路/差分放大器的详细线路;
图28表示N型沟道控制电路/差分放大器的详细线路;
图29表示外围的增益可偏程的输入/输出电路的示意图;
图30表示常规类型是极性(pole)低通滤波器的示意图;以及图31表示设置在阵列中的图30的电路。
此发明在一个示例性实施例中提出了一种用户可偏程线性阵列，包括以半导体集成方式制成的采用半导体MOS场效应晶体管的运算放大器、电容、电阻、压控电阻和开关。该阵列由49个含有运算放大器的核心单元(28个基本的和21个增强的)并带有可组配的连线，使得用户可以实现复杂的模拟电路功能。采用可编程的电阻和电容可使设计者能够完成多种模拟电路功能。
参照附图可以了解到图面上所有标号RN都代表可偏程电阻的两个节点。参照图1可以看出单元CL设置成为七乘七的阵列中交替的列，并且这些单元可以用一个连接网路相连起来。该连接网路包括垂直和水平穿过各行和各列单元之间的总线。垂直穿过各列单元之间的是四条全程总线VB(见图5)，而水平穿过各行之间的两条全程总线HB(见图5)。各单元能够利用开关元件IS1、IS2、IS3和ISO与这些总线资源中的每个直接连接。此外，在阵列边缘，开关组(图5中标为ES)使得水平和垂直总线能够直接相连。
根据设计。采用一种电容倍增方法可以实现一百多个5毫微法的电容，二百多个电阻可以编程到10千欧和640千欧之间的范围内的单个电阻值。倍增器功能可以用压控电阻和运算放大器相结合来实现。
元件制造容差可以自动补偿以确保可靠的工作。所有的内部可偏程电阻和电容都用一个单一的外电阻和一个电容来补偿。
该器件适合于广泛的模拟功能应用范围，包括取代大多数现有的低频模拟集成电路(IC)，并且通过采用新的电路技术达到了高度的集成。
需要高数值电容和电阻的模拟集成电路通常只有有限的复杂程度，这是由于制造这些无源元件需要用面积极大的硅片。例如一个单个的一毫微法电容通常就要耗用芯片的整个面积。
因而可编程电阻通常用切换电容技术来实现。但是这种方法对可偏程器件只有有限的应用，因为为了产生合适的各个电阻值每个电阻都需要有一个独立的时钟源。而且切换电容技术具有更低的信号带宽。
这种器件的一些典型的模拟功能应用如下所列图形均衡器音乐合成器混音台专用滤波器频谱分析器信号发生器实验板制造/样机制造电话机的不用手机电路大多数低频线性IC的更换教育参照图1，它表示该装置的所谓平面布置图。该装置包括可编程模拟核心单元CL的阵列A，每个单元包含需要刷新的动态模拟电路以保持其电路组配和元件值。组配数据被存放在一个芯片上的4800位的静态随机存取存储器RAM内。这个组配数据源被不断地读出以实现刷新功能。
为了根据需要在阵列内构成新的电路，存放在随机存取存储器RAM内的组配数据可以由一个外部源来重新组配。
如果需要，随机存取存储器RAM可用后备电池以在电源断掉之后用来保持电路组配数据。小型后备电池可以装入集成电路封壳内。
为了对核心单元CL的内部连接顺序选择进行组配，电路组配数据可在控制电路CC的控制之下利用编程移位寄存器PSRH和PSRV来访问。这种组配数据通过第一数据通路DD以数字形式提供给各连接资源和可编程资源。以数字形式存放在随机存储器RAM内的元件值经数模转换器DAC通过第二数据通路AD以模拟形式提供给各可偏程资源。每个可偏程资源有一个独立的可寻址的采样和保持电路(如开关M1和M2，连用模拟存储电路N/STR和P/STR)，并且组配数据被依次写入每个采样和保持电路。
尽管在这个示例性实施例中，编程移位寄存器PSRH和PSRV、数模转换器DAC、随机存取存储器RAM及控制电路CC示出在带有单元阵列的半导体集成电路上，如果需要的话将这些元件装一个分立的I、C上也是很可行的。
采样和保持电路(N/STR，P/STR)控制着一个可编程压控电阻，并且每个电阻是分别补偿的以适应制造容差和温度变化。每个可偏程电阻都是用一对互补MOS晶体管来实现的。这对中的每个晶体管都与一个构成控制电压反馈环路一部分的第二匹配晶体管相关联。
电容按5×10-12法的数值制成。而后这些电容的值每次用两个阻抗变换器来倍增至5×10-9法的最终值。每一级(×33)包括一个缓冲器的两个可偏程电阻。
在阵列内有二十八个基本单元BC1至BC28和二十一个增强单元EC1至EC21(见图2)。每个基本单元BC(图3)包含一个通用运算放大器OA、四个可偏程电阻P/res和两个可偏程电容P/cap。每个增强单元EC(图4)包含一个高速运算放大器OA、四个可偏程电阻P/res、两个可偏程电容P/cap和一个可作为模拟开关的压控电阻VDR。基本单元BC和增强单元EC两者都有一个反向输入端IIP和一个非反向输入端NIIP，并且每个都将偏置电压BS与电压参考源VREF结合。输出端OP通过运算放大器OA从每个单元引出。每个增强单元的运算放大器OA还可以被用作比较器、线性积分器，或者当与压控电阻或模拟开关结合使用时用作乘法器。这对于压扩、增益控制及调制是特别有用的。图10表示核心单元运算放大器电路，它属于通常所见的采用诸如MOSN和MOSP之类的MOS场效应晶体管的标准型，并有一个非反向输入端NIIP、一个反向输入端IIP和一个输出端OP。VSS和VDD代表电压源，而BS代表偏置电压。
在增强单元EC中采用压控电阻VDR，外部电压ECV可以通过压控电阻的节点VDRN(见图7)被用来控制增强单元EC内的内部电路响应。例如，采用该阵列来实现一个二十通道的图形均衡器，外部电位器不会将音频信号送入或取自该阵列，而只有控制电压。
连接尽管每个单元可以根据所述的电路功能通过对内部电阻和电容进行编程并利用旁路晶体管PT经信号通路将各资源连接起来而得出组配，阵列内有一个由金属连线构成的全程连接系统，可用来连接阵列内远距离处的各单元，即非相邻单元。局部连接可以通过局部连接系统来实现，其中每个单元的输出端可与阵列中其邻居的每个输入端相连。图5、图6和图7分别是全程连接及基本单元BC和增强单元EC的局部连接配置的图示。图8表示连接切换电路IS的细节。
每个连接资源利用一对受静态随机存取存储器SRAM形式的开关存储器装置控制的P型和N型沟道旁路晶体管来与每个单元物理地连接。图9是构成可编程开关电路的旁路晶体管TR及其相关的随机存取存储器SRAM的图示。构成前面所述第一数据通路一部分的用以控制这个开关电路的数据总线或开关控制通路被标为D和D(见图5)。每个开关可以用线SEL来选择。接点IN代表连接节点。
该装置内的各单元被排布在连接资源和切换组的网络之中。每个单元BC(见图5)与其两个信号输入端IP1和IP2、三个开关组IS1、IS2和IS3相连，其中两个IS1和IS2能够与其它单元(邻接单元AC)局域地连接，而另一个IS3能连接到全程总线资源HB和VB。每个单元的输出端OP直接连接到邻近单元的开关组，此外还连接到能够将输出信号送往全程总线资源HB和VB的开关组ISO。
可编程电阻可编程电阻包含压控可编程电阻元件，每个元件包含一对互补的MOS晶体管。
图11和图12表示用来对每个电阻元件进行编程的总体配置。应当注意到，图12中所示取自图17和图18的各部分电路对所参照的各图中的各种元件标有对应的标号。
参照图11，N/CC和P/CC都是差分放大器，而PR1、PR2、PR3…每个都包含一个可偏程电阻网络R/BLK、图12、图13、每个可偏程电阻网络有两个存储节点N/STR和P/STR与之相关联(图12)。每个核心单元(BC、EC)包含两个差分放大器，可为各压控可偏程电阻依次设定正确的控制驱动电压。模拟存储节点N/STR存储可编程电阻的控制驱动电压，使得差分放大器N/CC和P/CC能够设定其它可偏程资源。差分放大器的电路细节如图27和28所示。
图14和图15分别表示基本的′P′和′N′型可编程电阻元件。每个电阻元件能够在2∶1的范围内提供32个电阻值，例如在10千欧至20千欧间分成32级，即10千、10.31千、10.62千等等…。
每个可偏程电阻是由六对电阻值在10千欧至640千欧的′P′和′N′电阻元件N/RE1、P/RE1至N/RE6、P/RE6来实现的。每个元件与前一个元件并联，并且电阻值是其两倍。例如10千至20千、20千至40千等等…。
参照图20，它表示选择阵列A中某个特定核心单元CL的基本要求。首先，用来自移位寄存器PSRH的选择信号SS来选定适当的行，从而得到特定的恒流源CCS，从而一个与某个特定电阻值范围内的特定的予期电阻相关的特定电流值用已被随机存取存储器RAM(图1)编程的数模转换器DAC通过第二数据通路AD编程到选定的恒流源CCS。这可作为阵列内的一个坐标参考信号。其次，移位寄存器PRSV提供一个包括启动信号EN和选择信号SEL的适当的列选择信号，作为阵列内的另一个坐标参考信号。特定的启动信号EN和选择信号SEL一起(SEL/EN)被用以选出电阻(PR1至PR4)中的一个用来自恒流源CCS的电流编程。这可在编程过程中实现，从而可以用存储在随机存取存储器RAMB中、来自构成第一数据通路一部分的数据总线DBB的单元组配数据来选定(见图14及图21和图22)电阻的电阻网络内的六对电阻之中的一对电阻未被选定的电阻与电路断开。
参照图21和22，它们应设置成如图23那样，基本单元BC的总体配置用四个可偏程电阻PR1至PR4(P/res，图3)来表示，每个都具有如图13所示的网络R/BLK的形式。
每个电阻都包含前面所述的六对电阻元件N/RE1、P/RE1至N/RE6、P/RE6，并且每个都有前面所指出的相关联的模拟存储节点N/STR、P/STR。任何一对电阻从而一个特定的电阻值范围可以在用总线DBB上的存储在随机存取存储装置RAMB中的数据来选定。开关SWA和SWB(图14和图15)被启动将适当的电阻对接入。这个切换动作的作用在图17和图18中作了示意性的表示，其中DRIVE(10、19、图16)和SET输入端(10、19，图17、图18)可通过切换开关SWA和SWB来控制。
再参照图21和图22，水平(CCS，REF7)坐标参考和垂直(EN，SEL)坐标参考每个都同前面提到的差分放大器N/CC和P/CC一起示出，后者服务于整个单元，并且为将电阻元件设定到选定范围内的期望值提供必要的DRIVE和SENSE信号(ND/S，PD/S)随着这个移位寄存器PSRH和PSRV逐步增值的过程，所有单元中的各种元件相继被编程和设定。例如，行一被首先选定，而后是行二等其后的每一行，随后相继选定每一列，选定单元中的每个元件都按照顺序被编程和设定。
在编程过程中，用存储在随机存取存储器RAMB中的数据选定六对中的一对。未被选定的电阻元件被断开。
可编程电阻电路的另一个例子在图16中作了表示。N/CC和P/CC为差分放大器，而N/RE和P/RE都是一个网络内的可偏程电阻元件。通过参看图16和图17，可以看出差分放大器N/CC的输出被用来通过由晶体管M1和M2构成的开关驱动(SET，10)′N′型晶体管M4的栅极。M4的源接点保持在1.5伏的参考电位(REF5)上，M4的漏极连接到晶体管M5上，后者再接到处于端子(REF7)的恒流源上。M4和M5的接点通过晶体管M33(图17)连接到差分放大器N/CC的非反向输入端(17，SENSE-图28)，差分放大器的反向输入端(26，REF3-图28)连接到2.5伏的参考电位上。
可编程电阻是用晶体管M3来实现的。M3的栅极驱动是从M4的栅极电位获得的，后者是差分放大器N/CC周围负反馈通路的一部分(图17、图28)。
为了将电阻编程到所需的电阻值，恒流源CCS(图20)被调整到适当的电流设定值(对10千欧为0.1毫安，对100千欧为0.01毫安等)直至负反馈通路达到稳定。当差分放大器的两个输入端处于同一电位(2.5伏)时，它就达到了稳定状态。此时，跨越晶体管M4的电压降等于1伏(2.5-1.5，Ref5)。于是晶体管M4就会有一个与恒流源相等的漏电流。晶体管M4栅极上的电位这时处于可使晶体管M4具有所需要的电导的水平。由于晶体管M4的栅极电位还连接着晶体管M3，晶体管M3也将被编程或设定到所需的电阻值。
参照图13、图17和图18，可以了解到与′N′型晶体管M3并联的是′P′型晶体管M12。晶体管M12与其相关联电路完成与晶体管M3及其相关联电路相似的功能，但晶体管M12具有对晶体管M3而言相反的特性。为了实现可偏程电阻，两个晶体管都有必要保证具有线性的传输函数。
模拟存储方式一旦晶体管M4所需的驱动建立起来，晶体管M1和M2就被截止，M4的栅极电位被保持在电容C1(200fF)和C2(400fF)上直至1×10-3秒之后它被刷新。为了防止因切换晶体管M1和M2栅极上驱动信号的电容耦合使存储在C1和C2的电位失稳，需要有两个晶体管来切换M4的栅极驱动。
加在晶体管M4栅极上的电位也加在设在晶体管M6至M9及C1至C2周围的电容存储电路上。
N/STR、P/STR表示存储电路(见图17和图18)。晶体管M8和M9构成一个反向放大器。这个简单的放大器只能在将近一半的供电量上工作，晶体管M6和M7提供电压值变换功能，使得存储电路能在接近VDD的电压下工作。′P′型可编程电阻元件需要能在接近电压VSS情况下工作的存储电路。
图19表示该存储电路与同样电容值的简单电容电路相比的放电特性，可以清楚地看出对能够维持适用电压的保持期的改善。
在编程电路正在设定阵列上其它电阻时，要求存储电路维持这个模拟电压。有源存储电路产生与一个电容和一个电阻的正常的指数放电特性正相反的特性。这种存储电路还能够阻止由晶体管M3或晶体管M12的栅与源或漏区之间电容耦合所导致的对栅极电压的调制。
用来保持晶体管M3和M4栅极驱动的电容必须能够保持电荷直至下一个刷新期(1×10-3秒)而无显著的下降。跨越电容的电位的任何变化都会造成晶体管M4的、而更严重的是晶体管M3的电阻值的改变。这对于用户电路具有灾难性的影响。如果所实现的电路是一个滤波器，特性可以改变，即改变增益或相位。如果电路具有一个高增益级，就会导致振荡。
晶体管M4电阻值变化的影响与固定的电阻容差不同，因为这个电阻值是按照刷新速率动态变化的，这将会给与其相连的电路节点加上1千赫的频率。
编程再参照图20，它表示全程编程电路。数模转换器DAC产生与核心单元中每个元件所需的电阻值或电容值成比例的电压。数模转换器DAC的输出在CCS处被变换成电流，后者被加在全程负载(REF7)上来为选定的单元提供适当的编程电流。数模转换器DAC由芯片内的随机存取存储器RAM来驱动(见图1)，后者以数字形式存有组配数据和元件值。应当注意到阵列内的所有可编程元件都被依次刷新以保持正确的各个元件值。
可编程电容参照附图尤其是表示可编程电容电路的图24，应了解到电容是用一种电容倍增器技术来实现的。可编程电容主要由三个元件构成一个电容C1和一或两个电容倍增器M1和M2。图示这些元件连接在节点CN1和CN2之间。
由于不可能制造出一百个5×10-9法的电容，制作了一个小电容C1(5×10-12法)。等效的所需电容值于是就靠一个阻抗变换过程来产生。
5×10-12法的电容C1连接到第一缓冲电路B1的输出端上。可编程电阻RP1和RP2(其电阻值可以根据需要予以改变的电阻)串联在第一缓冲电路B1的输入和输出端之间，一个输出端从第一和第二可编程电阻的连接点引出。采用这种元件配置，两个可编程电阻RP2和RP1设定值的比率就决定了电容(C1)值倍增的量。
电阻RP2的设定值高于电阻RP1的设定值，因而在电阻RP1和RP2连接点处的效果是倍增，并且总的有效电容值等于(RP2/RP1)×C1。电阻RP1和RP2连接点处的有效电容再由包括可编程电阻RP3和RP4及缓冲器B2的第二级倍增器M2来倍增。因而，在电阻RP3和RP4连接点处最终的有效电容近似为(RP2/RP1)×(RP4/RP3)×C1。为了避免在制造较大值的电容所需的较高电阻值的可编程电阻上出现的寄生电容的影响，如果需要较大的电容，这个第二级倍增是必要的。
可编程电阻RP2和RP4被用来对最终电容值编程，而电阻RP1是由参考信号CCV驱动的(见图24和图25)以补偿电容C1的制造/工艺误差。
这种电路的主要缺点是无法制成高Q值的电容。然而，对于用这种方法制成的电容的大多数应用而言，这并不是主要问题，因为电容倍增器具有接近电阻RP3的电阻值的串联电阻值。
图25所示包括外电路部分EXT和半导体集成电路部分SIC在内的电容补偿电路被配置来提供控制可编程电阻RP1的电容倍增器电压参考控制信号CCV。用这种方式，5×10-12法的电容C1的氧化层厚度误差可自动地被补偿。
电源电压加在端子SP上，工作时它被配置成定时电路来比较两个独立的但基本上相同的电容/电阻电路的时间常数。一个时间常数电路采用与已知精确值的外电阻ERR1串联的精确的5×10-9法的外电容ERC1，而另一个时间常数电路采用与外电阻ERR2串联的5×10-9法(由5×10-12法的内电容倍增产生)的内电容IC(图24中所示的那种)。
按照设计，两个电容IC及ERC1在时钟信号DCLK(它是经延迟器DL延迟的时钟信号CLK)的控制之下通过切换开关SW1和SW2而被反复充电和放电。开关SW1和SW2的接点REF4被方便地接至零伏。
在被延迟的时钟信号DCLK时刻，比较器CP反复比较每个电容IC及ERC1上的电压以确定哪个电容充电最快，比较器的最后输出由′D′型触发器DFF来锁定/存储。
在时钟信号CLK的实际时刻，触发器DFF的输出Q(对应于紧接着的前一个时钟信号CLK时刻的前面信号的比较输出)被输出到由另一个外电容ERC2和另一个外电阻ERR3构成的积分电路INT，它接连对来自Q的输出信号进行积分。积分电路INT的输出被送到第二缓冲电路BUF以提供参考信号CCV(模拟信号)，后者提供改变倍增器M1中电阻RP1电阻值的直接控制，从而改变比率RP2/RP1以及电容IC的有效值。
应当了解到模拟信号CCV需要转换成等价的数字形式以作用于电路来改变电阻RP1的值。这可以通过插在第二缓冲电路BUF的输出端与用以控制可编程电阻RP1的电路PRC的输入端之间的适当的模数转换器ADC来实现。
因此，工作时进行一个迭代过程，从而积分电路不断地改变模拟信号CCV，后者再改变电阻RP1的值，并且依次改变内电容IC的有效值。这个过程持续到获得正确的电容值。
现进一步说明这一点，如果内电容IC充电比外电容ERC1快，则参考电压CCV被降低。这具有通过改变倍增器M1中电阻RP1和RP2比率来提高内电容IC值的作用。
反过来，如果外电容ERC1充电比内电容IC快，则参考电压CCV被提高。这具有通过改变倍增器M1中电阻RP1和RP2比率来降低内电容IC值的作用。
参照图26，它表示一个高阻抗输入、低阻抗输出的单一增益缓冲级，如在倍增器M1和M2中用于第一缓冲电路B1和B2的，输入端被标为IPN而输出端被标为OPN。这些节点在图24和图25中都作了同样的标注。
缓冲电路包括三个P型MOS晶体管TR1、TR2和TR3及四个N型MOS晶体管TR4、TR5、TR6和TR7。VSS和VDD代表电路的电源电压，而REF1代表适当的参考偏置电压。
图29表示外围的增益可偏程的输入/输出电路IOC(图1)的细节。每个单元采用若干运算放大器OAI、一个随机存取存储器RAM1、一个可偏程电阻P/RES和一个作为旁路晶体管的晶体管开关TR1。ECN代表焊接连线点，而IPA代表阵列输入端，OPA代表阵列输出端。REFV代表参考电压。
低通滤波电路实例二阶级通滤波器如图30所示。同一电路在阵列上的实现如图31所示。在图31中，电路中未用的元件与电路部分即被断开的部分用虚线轮廓来表示。
权利要求
1.一种由一个有若干可组配的模拟单元(CL)的配置构成的半导体集成电路，每个单元能够用一个互连网络与配置中的其它单元相连，其特征在于每个模拟单元(CL)能够用单元组配数据(AD、DD)有选择地并单独地访问以求从内部组配该单元并实现被访问模拟单元与配置中其它模拟单元的连接来完成若干可能的模拟功能应用中的一个特定的模拟功能应用。
2.权利要求1中所述的半导体集成电路，其特征在于该配置还包含带有开关控制通路(D，D)的第一数据通路(DD)，并且连接网路包含相关联的开关电路(IS1、IS2、IS3、ISO)，其中以数字形式存储在存储装置(RAM)中的单元组配数据通过开关控制通路(D，D)以数字形式被送往一个被单独访问的选定的单元(CL)以实现相关联的开关电路(IS1、IS2、IS3、ISO)的工作以及选定的模拟单元(CL)与配置中其它单元的互连。
3.权利要求2中所述半导体集成电路，其中开关电路(IS1、IS2、IS3、ISO)每个都包含一个存储组配数据的开关存储装置(SRAM)和一个作为连接器件的晶体管开关(TR)。
4.权利要求2或权利要求3中所述的半导体集成电路，其中连接网路由一个全程连接系统(HB、VB)和一个局域连接系统构成，其中全程连接系统(HB、VB)被用来将任何单元连接到位于配置中较远处的任何其它单元，而局域连接系统被用来将每个单元的输出端(OP)连接到各相邻单元的输入端(IP1、IP2)。
5.前面任何一项权利要求中所述的半导体集成电路，其中模拟单元(CL)由一个放大器(OA)、若干可编程元件(P/res、P/cap)、若干开关装置(PT)和若干信号通路(lIP、NIIP、OP)构成，其中为了实现任何预定的模拟电路，各模拟元件可编程为所需的固有值，而各开关装置(PT)被用来以特殊的预定组配互连已编程元件和各信号通路。
6.权利要求5中所述的半导体集成电路，其中各元件固有值以数字形式存储在存储装置中。
7.权利要求5或权利要求6中所述的半导体集成电路，其中该配置包含若干适用于选择单个模拟单元的选择信号通路(SS、DD)，其中各单元选择信号(SEL、EN)在中央控制装置(CC)的控制之下从各信号发出装置(PSRH、PSRV)发出，并接连地被送往与各个模拟单元(CL)相关联的各信号选择通路(SS、DD)。
8.权利要求5、权利要求6或权利要求7中所述的半导体集成电路，其中该装置包含用来向每个模拟单元(CL)提供模拟数据的第二数据通路(AD)，该模拟数据是用数模转换装置(DAC)由数字单元组配数据转换来的，其中模拟数据通过第二数据通道(AD)被送往选定的单元。
9.权利要求8中所述的半导体集成电路，其中模拟数据由若干独立的模拟信号(AD)构成，每个都代表模拟单元中一个将被编程的元件的一个特定的值。
10.前面任何一项权利要求中所述的半导体集成电路，其中多个可组配模拟单元(CL)的配置具有阵列(A)的形式，其中各单元被排布成行和列。
11.权利要求10中所述的半导体集成电路，其中信号发生装置(PSRH、PSRV)由第一编程移位寄存器构成，其中第一编程移位寄存器提供阵列(A)中的水平坐标参考信号(SS)，而第二编程移位寄存器提供阵列(A)中的垂直坐标参考信号(SEL、EN)，水平(S)和垂直(SEL、EN)坐标参考信号启动对阵列(A)中任何模拟单元(CL)的选择。
12.权利要求11中所述的半导体集成电路，其中全程连接系统包含水平地行经各行模拟单元的水平全程总线(HB)和垂直行经各列模拟单元的垂直全程总线(VB)。
13.权利要求12中所述的半导体集成电路，其中在阵列的所有边缘处设有开关组(ES)，能使阵列边缘处的垂直和水平全程总线(VB、HB)直接相连。
14.从权利要求10至权利要求13任何一个权利要求中所述的半导体集成电路，其中这种半导体集成电路适用于制成由一对带有栅、源和漏极的特性相匹配的场效应晶体管(M3、M4-M12、M13)构成的可编程电阻元件(P/res)，其中这对中的第一晶体管(M4-M13)作为参考晶体管，而这对中的第二晶体管(M3-M12)用以提供实际电阻值。
15.权利要求14中所述的半导体集成电路，其中这种半导体电路还包含一个差分放大器(N/CC、P/CC)、一个可调恒流源(CCS)以及第一(1.5伏)和第二(2.5伏)参考电位，并且其中恒流源作为参考晶体管(M4-M13的负载，所述参考晶体管(M4-M13)连接成为差分放大器(N/CC、P/CC)提供负反馈通路，从而该差分放大器(N/CC、P/CC)的工作被用来调整所述参考晶体管(M4-M13)的栅极电压直至相对于第一和第二参考电位(1.5V、2.5V)的某个特定的电压降(IV)出现在跨越所述参考晶体管(M4-M13)上从而在所述参考晶体管的源和漏极之间建立某个预定的电阻值，借此所述参考晶体管的栅极电压被配置为直接控制所述特性相匹配的场效应晶体管(M3、M4-M12、M13)中第二晶体管的导电率以设定所需的电阻值。
16.权利要求15中所述的半导体集成电路，其中这种半导体集成电路适用于通过采用一对互补的极性相反且特性相匹配的场效应晶体管(M4、M3-M13、M12)来制成一种线性电阻器，使每对特性相匹配的场效应晶体管中的第二晶体管(M13、M12)相关联，借此所述第二晶体管(M13、M12)工作时可获得线性的传输特性函数。
17.权利要求16中所述的半导体集成电路，其中每个可偏程电阻由一个包含设置得能够产生不同电阻值范围的多对逆极性的场效应晶体管(N/RE1、P/RE1……N/RE6、P/RE6)的电阻器网络(R/BLK)构成，其中某个特定的电阻值范围是由通过包含在所述第一数据通路(DD)之中的数据总线(DBB)传输到其输出适用于将选定阻值范围的电阻切换入工作状态的存储装置(RAMB)的单元组配数据选定的。
18.权利要求15、权利要求16或权利要求17中所述的半导体集成电路，其中可调恒流源用模拟信号(AD)来调整。
19.前面任何一项权利要求中所述的半导体集成电路，其中这种集成电路包括含有至少一个电容倍增电路(M1、M2)的可编程电容元件(P/cap)。
20.权利要求19中所述半导体集成电路，其中每个逆极性的场效应晶体管都有一个相关联的电容模拟存储电路(N/STR、P/STR)，能够在达到所述特定的电压降时在所述参考晶体管的栅极上存储和保持一个模拟电位。
21.前面任何权利要求中所述的半导体集成电路，其中所有元件制造差是用一个单一的外电阻(ERR1)和一个单一的外电容(ERC1)来自动补偿的。
全文摘要
可在模拟系统中应用的半导体集成电路由一个带有可组配模拟单元的阵列构成，每个单元都能通过互连网路与阵列中的其它单元相连。每个单元都能用从移位寄存器发出的选择信号有选择地并单独地被选定。一旦被选定，该单元就可以用组配数据来组配，后者既可用数字数据来设定该单元以实现某个特定的电路组配，又能用模拟数据来将单元中各个可编程电阻和电容设定到各特定的数值。组配数据被存入RAM中。这些数据中有些用数模转换器转换成模拟形式。
文档编号H03H19/00GK1055436SQ9110204
公开日1991年10月16日 申请日期1991年4月3日 优先权日1990年4月3日
发明者肯尼思·奥斯丁 申请人:皮尔金顿微电子有限公司