专利名称：信号延迟电路的利记博彩app
技术领域：
本发明涉及信号延迟电路，更准确地说，涉及CMOS半导体集成电路芯片的信号延迟电路。
一般，通过从外部接收供电电压Vcc使集成在半导体芯片上的电路系统工作。CMOS半导体芯片通常用5V单电压作为供电电压Vcc。然而，即使将Vcc±5%范围内的供电电压作为CMOS半导体芯片工作电压，但工作电压基本上还在4V至6V的范围内。
另一方面，CMOS半导体芯片的电路系统包含一信号延迟电路以获得一种特殊用途电路。一般，CMOS电路系统包含通过使用栅极的信号传播延迟时间而具有预定延迟时间的信号延迟电路。例如，
图1A中说明了使用CMOS反相器的CMOS信号延迟电路。图1A中示出的电路包含按照输入信号VIN驱动容性负载CL的第一CMOS反相器DRV，以及作为缓冲放大器缓冲容性负载CL的端电压信号V0并将之输出的第二CMOS反相器BTT。如图1B所示，容性负载CL的端电压V0依照输入信号VIN具有延迟特性。在细节上，通过第一CMOS反相器DRV的下拉(pull-down)NMOS晶体管NM使容性负载CL放电到接地电压Vss或GND，并通过上拉(pull-up)PMOS晶体管PM由供电电压Vcc对之充电。因此，延迟时间Td是按照下式由电压下降时间Tf和电压上升时间Tr决定的Td＝ 1/4 (Tf+Tr) ……(1)在这里，假定阈值电压VTN和VTP大致为0.2Vcc，而MOS晶体管NM和PN的电流驱动能力βN和βP彼此相等，就可将以上等式(1)重写成如下等式。
Td＝ (2CL)/(βVcc) ……(2)参照以上等式(2)，众所周知延迟时间Td与容性负载CL的电容成正比，而与供电电压Vcc成反比。
据此，如果将容性负载CL的电容设定为固定值，如图1C所示延迟时间随供电电压Vcc起伏而变化，更详细地，延迟时间Td在低的Vcc条件下变长，而在高的Vcc条件下缩短。
但是，由于常规CMOS信号延迟电路在供电电压Vcc的工作电压范围内(例如，4V至6V)具有恒定的负载电容，整个电路系统的工作速度是在低的Vcc条件下决定的，因此，信号延迟电路就成为高工作速度的障碍。此外，由于在高的Vcc条件下需要较长的延迟时间以防止出现一部分电路与另一部分电路的延迟特征之间的差异而导致的信号工作特性竞争问题，所以满足上述需要的延迟时间变得更长，从而阻止了整个芯片的高速操作。
于是，迫切需要一种其预定延迟时间与供电电压变化无关的电路。如果能满足这种要求，该电路在低的Vcc和高的Vcc条件下的延迟相等，使得特别由低Vcc所决定的整个芯片的工作速度保持很快。因此，能大大地改进半导体芯片的电路系统的性能。
为此，本发明的目的是提供一种其预定延迟时间特性与供电电压的起伏无关的信号延迟电路，以解决现有的技术问题。
本发明的另一目的是提供一种提高半导体芯片工作速度的信号延迟电路。
为达到上述目的，按照本发明的电路包含一个驱动电路装置，该装置连接在供电电压与接地电压之间、并包括各具预定阈值电压的一个上拉PMOS晶体管和一个下拉NMOS晶体管，用于响应至少一个输入信号而驱动一个其摆动幅度在所述供电电压与所述接地电压之间的输出信号给所述两晶体管的共漏极节点。该电路另外还包含一个变容二极管负载装置，该装置与所述共漏极节点连接，并具有在所述供电电压的变化范围之内随供电电压而增大的电容。
本发明的上述目的以及其他优点通过参考附图对本发明最佳实施例进行说明会变得更加明确，附图中图1A是常规CMOS信号延迟电路的电路图，图1B是表示图1中常规CMOS信号延迟电路的输入和输出波形的信号波形图，图1C是说明按照图1A中电路的供电电压的延时特性的曲线表示，图2A是具有常规NMOS电容器的CMOS信号延时电路的电路图，图2B说明图2A中示出电路的NMOS电容器的C-V特性曲线图，图3A是具有常规PMOS电容器的CMOS信号延时电路的电路图，图3B说明图3A中示出电路的PMOS电容器的C-V特性曲线图，图4A是具有常规NMOS和PMOS电容器的CMOS信号延迟电路的电路图，图4B说明图4A中示出电路的C-V特性曲线图，图5A是按照本发明的CMOS信号延迟电路最佳实施例电路图，图5B说明图5A中示出电路的变容二极管负载装置的C-V特性曲线图，图6A是MOS变容二极管的符号表示，图6B是图6A中示出的MOS变容二极管的几何图形表示，图6C是图6A中示职的MOS变容二极管的C-V特性曲线表示，图7A是按照本发明的PMOS变容二极管的符号表示，图7B是图7A中PMOS变容二极管的C-V特性曲线表示，图8A是按照本发明的NMOS变容二极管的符号表示，图8B是图8A中NMOS变容二极管的C-V特性曲线表示，图9A是另一种NMOS变容二极管其中MOS电容器的端电压接线与图8A的接线相反的符号表示，图9B是图9A中NMOS变容二极管的C-V特性曲线表示，图10A、11A、12A和13A是表示按照本发明组合变容二极管负载装置的最佳实施例的符号图例，图10B、11B、12B和13B是表示图10A、11A、12A和13A中组合变容二极管负载装置的各自C-V特性曲线表示，图14A是按照本发明的负载装置改进的最佳实施例的符号图例，图14B是图14A中负载装置的C-V特性曲线表示，图15A和图16A是按照本发明的组合变容二极管负载装置的其他改进的最佳实施例的符号图例，以及图15B和图16B是图15A中和图16A组合变容二极管负载装置的各自C-V特性曲线表示。
首先，在对本发明进行描述之前将说明常规的信号延迟电路。
图2A说明由驱动电路装置DRV和容性负载装置CL组成的常规信号延迟电路。驱动电路装置DRV由CMOS反相器构成，在该逆变器中，阀值电压为VTP的上拉PMOS晶体管PM和阀值电压为VTN的下拉NMOS晶体管NM连接在供电电压Vcc与接地电压Vss或GND之间，将输入信号VIN加到所述晶体管的栅极，并按照输入信号VIN将输出信号V0驱动到共漏极节点。容性负载装置CL由其栅极连接到上述共漏极节点，而N+源极(或N+漏极)连接到接地电压Vss的NMOS电容器构成。NMOS电容器的阈值电压VTNL一般和驱动电路装置DRV的下拉NMOS晶体管NM的阈值电压VTN同值。于是，该信号延迟电路的C-V特性曲线如图2B所示，也就是说，在输出电压V0大于阈值电压VTNL＝VTN的区域内，NMOS电容器具有一很大反向电容值，而在小于阈值电压VTNL＝VIN的区域内，NMOS电容器具有一耗尽电容值。这样，在供电电压4V～6V起伏范围内，举例来说，该NMOS电容器在供电电压为5V情况下保持一很大的反向电容值。因此，尽管供电电压Vcc起伏，但在大部分电压区内它有一恒定的电容值，使得在低的Vcc条件下信号延迟时间较长，而在高的Vcc条件下信号延迟时间较短。所述延迟时间随上述供电电压的起伏而变化，以致对该电路系统的高速度操作存在限制。
图3A电路与图2A电路的不同之点在于，容性负载装置CL由PMOS电容器构成。将该PMOS晶体管的栅极连接到驱动电路装置DRV的共漏极节点，而P+源极(或P+漏极)则连接到供电电压Vcc。图3A电路的C-V特性曲线示出很大的反向电容值如同图2A电路在大部分电压区保持在某一恒定值。
图4A示出一组合电路，该电路具有图2A中NMOS电容器和图2B中PMOS电容器的组合。参照图4B，图4A中的电路的C-V特性曲线具有两种MOS晶体管特性曲线的组合特性，而组合电路的负载电容等于NMOS和PMOS电容器很大的反向电容值的累加。图4A示出的电路有大于图2A和图3A中电路的负载电容值。但是，图4A示出的电路在供电电压Vcc的起伏范围之内的极大部分工作电压下还保持一定负载电容而与供电电压Vcc无关。
于是，常规信号延迟电路是按这种方式构成的，即驱动电路装置DRV和MOS容性负载装置CL的阈值电压是相同的，以便在供电电压起伏范围内保持一恒定的负载电容从而在低Vcc条件下延长、而在高Vcc条件下缩短信号延迟时间。因此，信号延迟时间随供电电压的变化而变化，从而在高Vcc条件下产生竞争问题。为避免该问题，如果设定该系统按照高Vcc运行条件保持某一预定的延迟时间，则该延迟时间在低Vcc条件下变长，因此，达不到整个电路系统的高速操作。
接着，在下文将说明本发明的最佳实施例。
图5A示出按照本发明的信号延迟电路，该电路包含一驱动电路装置DRV和一变容二极管(即，电压可变电容器)负载装置VCL。驱动电路装置DRV包含一上拉PMOS晶体管PM和一下拉NMOS晶体管NM，上述两晶体管连接在例如供电电压Vcc的第一电源电压与例如接地电压Vss或V的第二电源电压之间。此外，该驱动电路装置借助VIN1至VINn中至少一个输入信号来驱动上述上拉和下拉晶体管PM和NM，以便随着在供电电压与接地电压间的电压摆动而产生输出电压V0给连接到这些晶体管PM和NM的共漏极的输出节点N。
变容二极管负载装置VCL由一变容二极管构成，该变容二极管的一个电极连接到所述输出节点N，其另一电极则连接到基准电压VR。
上述变容二极管的有效电容Co.eff.对输出电压V0的特性曲线如图5B所示。更详细地，在具有特定阈值电压VT的变容二极管中，当输出电压小于基准电压和阈值电压VT的总和时保持最小的电容值，而当输出电压大于所述总和时电容值随输出电压V0而增大。
于是，当迫使输出电压达到供电电压Vcc的电平时，变容二极管的有效电容值随供电电压Vcc的起伏而增大。因此，它在例如4V的低Vcc条件下有效电容值为C1，而在例如6V的高Vcc条件下有效电容器为C3。
有这样C-V特性的变容二极管可由PMOS或NMOS电容器、或由这些电容器的组合来构成。
图6A和图6B分别是PMOS变容二极管的符号表示和几何图形表示。参照图6B，PMOS变容二极管是按这种方式构成的，即在n型硅基片1上通过插入SiO2的栅极隔离膜2构成某一宽度W和某一长度L的栅极电极层3，并借助应用栅极电极层3作为掩膜通过以P+离子掺杂P-型硅基片1将P+源极电极层4(或P+漏极电极层)构成于栅电极层3的一侧。在进行离子掺杂以形成上述P+源极电极层4时，通过在硅基片1上离子掺杂的侧向扩散，形成栅极电极层3以预长度1与P源极电极层4的重叠部分。
这种PMOS变容二极管根据沟道区杂质浓度、栅极隔离膜2的厚度和介电常数等等而具有某一预定的阈值电压VTPL。
于是，PMOS变容二极管具有如图6C所示的C-V特性曲线。更详细地，当将输出电压V0加到栅极3而将基准电压VR加到P+源极电极层4上时，栅极与源极之间的电容C如下在V0＞VR+VTPL时，C＝Co Wl在V0＜VR+VTPL时，C＝Co WL。
据此，当基准电压VR为OV时，根据栅极电极层的重叠面积与低于阈值电压VTPL的源极电极层定确来电容值，并根据高于阈值电压VTPL的栅极电极层的整个面积来确定电容值。上述电容值在低于1伏时发生跃迁。
因此，电容值发生跃迁时的电压值可按照基准电压VR的值来加以控制。
然而，在所述PMOS变容二极管中，在高出发生跃迁的电压时电容值减小，而随着电压减小到低于发生跃迁的电压时电容值增大，因而这对变容二极管负载装置VCL为达到本发明的目的是不适当的。
图7A示出一种接线法，其中将输出电压V0供给P+源极电极层4，而将基准电压VR供给栅极电极层3，该接线与图6A的接线正好相反。图7B示出这种接线的C-V特性曲线，它具有本发明所需要的C-V特性。
图8A是一种NMOS变容二极管的符号表示。在该NMOS变容二极管中，将栅极连接到输出电压V0而n+源极连接到基准电压VR。于是，在输出电压V0高于基准电压VR和阈值电压VTNL的总和时、NMOS变容二极管有强反向电容值C0WL，而在输出电压低于所述总和时、NMOS变容二极管则具有重迭电容值C0W1。因此，图8A中接线的结构具有本发明中所需要的C-V特性。
图9A中另一种NMOS变容二极管的符号表示，其中将基准电压连接到栅极而输出电压V0连接到N+源极。图9A中示出的NMOS变容二极管的C-V特性曲线在图9B中加以说明。图9B中，与图8A中有相反接线的NMOS变容二极管的C-V特性不是本发明中所需要的。
因此，具有本发明中所要求C-V特性的图7APMOS变容二极管和图8A NMOS变容二极管适合于用作变容二极管负载装置VCL。参照图7B或图8B的C-V特性曲线，计算变容二极管负载装置VCL的有效电容C0.eff.如下。
在输出电压V0在OV～Vcc范围内摆动的情况下，在驱动晶体管输出电压变化所用的总电荷量由以下等式给出QT=∫oVccCo(Vo)·dVo]]>并与图7B或图8B的斜线面积成正比。据此，由以下等式确定有效负载电容Co.eff.Co.eff.=1Vcc∫oVccCo(Vo)dVo=QTVcc]]>也就是说，有效负载电容Co.eff.是与总电荷量QT成正比的，而该总电荷量是输出电压V0的积分。因而，通过适当地设定基准电压VR、可获得如图5B中由实线表示的、在供电电压Vcc起伏范围内随输出电压V0增大的有效负载电容。但是，由于所述图7A或图8A的变容二极管负载装置VCL在低Vcc情况下变成小于Cmax，所以信号延迟电路的延迟时间变得较短。结果，就不能获得较长的预定延迟时间。
在图9A、10A、11A、12A和13A中，举例说明了几种其变容二极管负载装置由所述PMOS和NMOS变容二极管组合构成的、从而获得非常有效的负载电容的本发明最佳实施例。
如图9B、10B、11B、12B和13B所示，组合变容二极管负载装置在低Vcc条件下保持恒定的有效负载电容值，因此获得了所要求的延迟时间，这里，在连接在输出端N与接地间的PMOS变容二极管中，可以使阈值电压VTPL等于或不同于驱动电路装置DRV中PMOS晶体管PN的阈值电压VTP。即，根据以下各条件之一保持本发明中所要求的C-V特性。
｜VTPL｜＝｜VTP｜或｜VTPL｜≠｜VTP｜。
然而，由于连接在输出端N与接地之间的NMOS变容二极管，在设定其阈值电压VTNL大于驱动电路装置DRV中NMOS晶体管NM的阈值电压VTN时，在阈值电压VTNL以下区域中会变成一种累积状态，其累积电容值大于Cmin值，因此不能获得本发明中所要求的C-V特性。
参照图14A，变容二极管负载装置VCL由-PMOS变容二极管构成，其中，将P+源极连接到输出电压V0而栅极连接到接地电压Vss，而且其阈值电压VTPL大于驱动电路装置DRV的PMOS晶体管PM的阈值电压VTP。也就是说，图14A的PMOS变容二极管具有如图14B所示的本发明中所要求的C-V特性曲线，并且该变容二极管的有效负载电容在随阈值电压VTPL的值变化的供电电压Vcc的起伏范围内随输出电压V0而增大。于是，就应用图14A的PMOS变容二极管而言，在上述实施例中无需额外的基准电压源VR。
图15A和16A中举例说明了组合变容二极管负载装置，其中，将外加的PMOS变容二极管和NMOS变容二极管分别加到图14A的变容二极管负载装置上，以便即使在低Vcc条件下也保持恒定有效的负载电容。
图15B和16B示出组合变容二极管负载装置各自的C-V特性曲线。在这些情况下，PMOS变容二极管的阈值电压对在低Vcc条件下增大电容没有限制，但对NMOS变容二极管的阈值电压VTNL来说，最好不要设定得比驱动电路装置DRV的NMOS晶体管NM的阈值电压VTN高出太多。
如上所述，为解决用于CMOS半导体集成电路的信号传播电路的延迟特性取决于电压的变化而限制了操作速度的问题，本发明借助MOS变容二极管或这些变容二极管的组合电路，保持信号传播电路的延迟特性与供电电压的电压变化无关，因此可获得CMOS半导体集成电路的高速工作并可改进其可靠性。
权利要求
1.一种信号延迟电路，它包含一个驱动电路装置，该装置连接在供电电压与接地电压之间、并包括各自具有预定阈值电压的一个上拉PMOS晶体管和一个下拉NMOS晶体管，用于响应至少一个输入信号而驱动一个摆动幅度在所述供电电压与所述接地电压之间的输出信号至所述晶体管的共漏极节点，以及一个变容二极管负载装置，该装置与所术共漏极节点连接，并具有在所述供电电压的变化范围之内随供电电压而增大的电容。
2.如权利要求1所述的信号延迟电路，其特征在于所述变容二极管负载装置包含连接在所述共漏极节点的所述输出信号与一基准电压之间的一个MOS变容二极管。
3.如权利要求2所述的信号延迟电路，其特征在于所述MOS变容二极管包含一个第一PMOS变容二极管，其中，将P+源极连接到所述输出信号，并将栅极连接到所述基准电压。
4.如权利要求2所述的信号延迟电路，其特征在于所述MOS变容二极管包含一个第一NMOS变容二极管，其中，将n+源极连接到所述基准电压，并将栅极连接到所述输出信号。
5.如权利要求3所述的信号延迟电路，其特征在于所述MOS变容二极管另外还包含一个第二PMOS变容二极管，其中，将P+源极连接到所述输出信号，并将栅极连接到所述接地电压。
6.如权利要求3所述的信号延迟电路，其特征在于所述MOS变容二极管另外还包含一个第二NMOS变容二极管，其中，将栅极连接到所述输出信号，并将n+源极连接到所述接地电压，而且其阈值电压不高于所述下拉NMOS晶体管的阈值电压。
7.如权利要求4所述的信号延迟电路，其特征在于所述MOS变容二极管另外还包含一个第二PMOS变容二极管，其中，将P+源极连接到所述输出信号，并将栅极连接到所述接地电压。
8.如权利要求4所述的信号延迟电路，其特征在于所述MOS变容二极管另外还包含一个第二NMOS变容二极管，其中，将栅极连接到所述输出信号，并将n+源极连接到所述接地电压，而且其阈值电压不高于所述下拉NMOS晶体管的阈值电压。
9.如权利要求1至权利要求8中之一所述的信号延迟电路，其特征在于所述基准电压具有在所述供电电压与所述接地电压之间的电压值。
10.一种信号延迟电路，它包含一个驱动电路装置，该装置连接在供电电压与接地电压之间，并包括各具预定阈值电压的一个上拉PMOS晶体管和一个下拉NMOS晶体管，用于响应至少一个输入信号而驱动摆动幅度在所述供电电压与所述接地电压之间的输出信号到所述晶体管的共漏极节点，以及一个包括一个第一PMOS变容二极管的变容二极管负载装置，其中，将P+源极连接到加到所述共漏极节点的所述输出信号，并将栅极连接到所述接地电压。
11.如权利要求10所述的信号延迟电路，其特征在于所述变容二极管负载装置另外还包含一个第二PMOS变容二极管，其中，将P+源极连接到所述输出信号，并将栅极连接到所述接地电压，并且其阈值电压等于所述驱动电路装置的所述上拉PMOS晶体管的阈值电压。
12.如权利要求10所述的信号延迟电路，其特征在于所述变容二极管负载装置另外还包含NMOS变容二极管，其中，将栅极连接到所述输出信号，并将n+源极连接到所述接地电压，并且共阈值电压等于所述驱动电路装置的所述下拉NMOS晶体管的阈值电压。
全文摘要
一种信号延迟电路包括用于驱动摆动宽度处于供电电压与接地电压间的输出信号的驱动电路装置。该信号延迟电路另外包括一变容二极管负载装置，该装置与输出信号连接并具有在供电电压变化范围之内随供电电压增大的电容。在该信号延迟电路中，为解决用于CMOS半导体集成电路中的信号传播电路的延迟特性取决于电压的变化而限制了操作速度的问题，本发明借助MOS变容二极管或这些变容二极管的组合电路保持信号传播电路的延迟特性与供电电压的电压变化无关，因此可获得CMOS半导体集成电路的高速工作并可改进其可靠性。
文档编号H03K4/02GK1058497SQ9010914
公开日1992年2月5日 申请日期1990年11月10日 优先权日1990年7月20日
发明者辛允承 申请人:三星电子株式会社