用于DDS数字内核与数模转换器的电路接口系统的利记博彩app

本发明涉及一种电路接口系统，尤其是一种用于DDS数字内核与数模转换器的电路接口系统，属于微电子的技术领域。

背景技术：

直接数字频率合成器(DDS)芯片是一种高速数模混合集成电路，其内部集成了DDS数字内核电路和数模转换器电路，由DDS内核产生数字信号，经由数模转换器转换成模拟信号输出。对于高速直接数字频率合成器(DDS)电路，为了减轻数字处理电路的压力，常采用多路并行数据架构，即由DDS数字内核运算产生多路并行数据，输入至数模转换器经译码等处理后再合成为一路数据，驱动数模转换器的开关电路输出模拟信号。

目前，主流的架构包括单路、双路以及四路等并行架构，例如对于一款4GSPS输入率的DDS电路，采用四路并行架构，由DDS数字内核运算产生四路1GSPS的并行数据输入至数模转换器电路，经数模转换器电路译码处理后再合成为一路4GSPS输入率的数据，驱动数模转器开关电路输出相应的模拟信号，这样DDS数字内核和数模转换器译码器等数字逻辑电路的设计要求由4GSPS降低至1GSPS输入率，降低了设计难度，并能实现更高速度的DDS芯片。

采用上述多路并行数据架构的DDS芯片难点之一就是DDS数字内核与数模转换器电路的数据接口问题，与单路数据相比，多路并行数据需要将多路高速并行数据按次序输入至数模转换器中，如果接口系统设计不好容易出现数据次序混乱，从而影响后面的多路数据合成，产生输出信号错误。

技术实现要素：

本发明的目的是克服现有技术中存在的不足，提供一种用于DDS数字内核与数模转换器的电路接口系统，其结构紧凑，保证由DDS内核产生的四路高速并行数据能够按序传输至数模转换器，安全可靠。

按照本发明提供的技术方案，所述用于DDS数字内核与数模转换器的电路接口系统，包括DDS内核以及DAC内核；还包括用于连接DDS内核与DAC内核连接的内核接口电路，所述内核接口电路包括第一数据控制级、第二数据控制级以及第三数据控制级，第一数据控制级与DDS内核连接，第一数据控制级通过第二数据控制级与第三数据控制级连接，第三数据控制级与DAC内核连接；

第一数据控制级接收DDS内核产生的四路并行数据以及DDS内核产生的第一内核时钟，以在第一内核时钟作用下，消除四路并行数据间的延迟后，将所述四路并行数据传输至第二数据控制级；

第二数据控制级接收第一数据控制级传输的四路并行数据后，在DDS内核产生的第一内核时钟以及第二内核时钟作用下，将四路并行数据分为两组相位相差180°的数据，并传输至第三数据控制级内，其中，第一内核时钟、第二内核时钟为相位相差180°的两相时钟；

第三数据控制级接收第二数据控制级传输的两组相位相差180°的数据后，在四路相差90°相位的分频电路时钟作用下，将四路并行数据按90°相位差依次传输至DAC内核内。

所述第一数据控制级包括第一级第一数据寄存器、第一级第二数据寄存器、第一级第三数据寄存器以及第一级第四数据寄存器，第一级第一数据寄存器的输入端接收DDS内核产生的第一路数据，第一级第二数据寄存器的输入端接收DDS内核产生的第二路数据，第一级第三数据寄存器的输入端接收DDS内核产生的第三路数据，第一级第四数据寄存器的输入端接收DDS内核产生的第四路数据；

第一级第一数据寄存器、第一级第二数据寄存器、第一级第三数据寄存器以及第一级第四数据寄存器相对应的时钟端均接收DDS内核产生的第一内核时钟，且第一级第一数据寄存器、第一级第二数据寄存器、第一级第三数据寄存器以及第一级第四数据寄存器均为上升沿触发寄存器。

所述第二数据控制级包括第二级第一数据寄存器、第二级第二数据寄存器、第二级第三数据寄存器以及第二级第四数据寄存器；

第二级第一数据寄存器的输入端与第一级第一数据寄存器的输出端连接，第二级第二数据寄存器的输入端与第一级第二数据寄存器的输出端连接，第二级第三数据寄存器的输入端与第一级第三数据寄存器的输出端连接，第二级第四数据寄存器的输入端与第一级第四数据寄存器的输出端连接；

第二级第一数据寄存器的时钟端、第二级第二数据寄存器的时钟端接收DDS内核产生的第二内核时钟，第二级第三数据寄存器的时钟端、第二级第四数据寄存器的时钟端接收DDS内核产生的第一内核时钟；第二级第一数据寄存器、第二级第二数据寄存器、第二级第三数据寄存器以及第二级第四数据寄存器均为上升沿触发寄存器。

所述第三数据控制级包括DLL电路、四分频电路、第三级第一数据寄存器、第三级第二数据寄存器、第三级第三数据寄存器以及第三级第四数据寄存器；

DLL电路的一输入端以及第三级第一数据寄存器的输入端均与第二级第一数据寄存器的输出端连接，第三级第二数据寄存器的输入端与第二级第二数据寄存器的输出端连接，第三级第三数据寄存器的输入端与第二级第三数据寄存器的输出端连接，第三级第四数据寄存器的输入端与第二级第四数据寄存器的输出端连接；

所述四分频电路能产生第一分频电路时钟、第二分频电路时钟、第三分频电路时钟以及第四分频电路时钟，第二分频电路时钟与第一分频电路时钟相位相差90°，第三分频电路时钟与第二分频电路时钟相位相差90°，第四分频电路时钟与第三分频电路时钟相位相差90°；

第一分频电路时钟与DLL电路的另一输入端以及第三级第一数据寄存器的时钟端连接，DLL电路的输出端与四分频电路的输入端连接；第三级第二数据寄存器的时钟端接收四分频电路产生的第二分频电路时钟，第三级第三数据寄存器的时钟端接收四分频电路产生的第三分频电路时钟，第三级第四数据寄存器的时钟端接收四分频电路产生的第四分频电路时钟；

第三级第一数据寄存器的输出端、第三级第二数据寄存器的输出端、第三级第三数据寄存器的输出端以及第三级第四数据寄存器的输出端均与DAC内核连接；

第三级第一数据寄存器、第三级第二数据寄存器、第三级第三数据寄存器以及第三级第四数据寄存器均为上升沿触发寄存器。

本发明的优点：DDS内核产生的四路并行数据经第一数据控制级、第二数据控制级以及第三数据控制级传输至DAC内核内，通过DDS内核产生的第一内核时钟、第二内核时钟以及四分频电路产生的第一分频电路时钟、第二分频电路时钟、第三分频电路时钟以及第四分频电路时钟作用，使得四路并行数据能依次传输至DAC内核内，以第一路数据进入DAC内核的相位为基准(0°)，则第二数据进入DAC内核的相位为90°，第三路数据进入DAC内核的相位为180°，第四路数据进入DAC内核的相位为270°，从而使得四路数据在数模转换器内有效合并成一路数据，确保合成数据的精度，安全可靠。

附图说明

图1为本发明的结构框图。

图2为本发明第一数据控制级的工作时序图。

图3为本发明第二数据控制级的工作时序图。

图4为本发明第三数据控制级的工作时序图。

附图标记说明：1-DDS内核、2-DAC内核、3-第一数据控制级、4-第二数据控制级、5-第三数据控制级、6-第一级第一数据寄存器、7-第一级第二数据寄存器、8-第一级第三数据寄存器、9-第一级第四数据寄存器、10-第二级第一数据寄存器、11-第二级第二数据寄存器、12-第二级第三数据寄存器、13-第二级第四数据寄存器、14-第三级第一数据寄存器、15-第三级第二数据寄存器、16-第三级第三数据寄存器、17-第三级第四数据寄存器、18-DLL电路以及19-四分频电路。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1所示：为了保证由DDS内核1产生的四路高速并行数据能够按序传输至数模转换器，本发明包括DDS内核1以及DAC内核2；还包括用于连接DDS内核1与DAC内核2连接的内核接口电路，所述内核接口电路包括第一数据控制级3、第二数据控制级4以及第三数据控制级5，第一数据控制级3与DDS内核1连接，第一数据控制级3通过第二数据控制级4与第三数据控制级5连接，第三数据控制级5与DAC内核2连接；

第一数据控制级3接收DDS内核1产生的四路并行数据以及DDS内核1产生的第一内核时钟，以在第一内核时钟作用下，消除四路并行数据间的延迟后，将所述四路并行数据传输至第二数据控制级4；

第二数据控制级4接收第一数据控制级3传输的四路并行数据后，在DDS内核1产生的第一内核时钟以及第二内核时钟作用下，将四路并行数据分为两组相位相差180°的数据，并传输至第三数据控制级5内，其中，第一内核时钟、第二内核时钟为相位相差180°的两相时钟；

第三数据控制级5接收第二数据控制级4传输的两组相位相差180°的数据后，在四路相差90°相位的分频电路时钟作用下，将四路并行数据按90°相位差依次传输至DAC内核2内。

具体地，所述第一数据控制级3包括第一级第一数据寄存器6、第一级第二数据寄存器7、第一级第三数据寄存器8以及第一级第四数据寄存器9，第一级第一数据寄存器6的输入端接收DDS内核1产生的第一路数据，第一级第二数据寄存器7的输入端接收DDS内核1产生的第二路数据，第一级第三数据寄存器8的输入端接收DDS内核1产生的第三路数据，第一级第四数据寄存器9的输入端接收DDS内核1产生的第四路数据；

第一级第一数据寄存器6、第一级第二数据寄存器7、第一级第三数据寄存器8以及第一级第四数据寄存器9相对应的时钟端均接收DDS内核1产生的第一内核时钟，且第一级第一数据寄存器6、第一级第二数据寄存器7、第一级第三数据寄存器8以及第一级第四数据寄存器9均为上升沿触发寄存器。

本发明实施例中，第一内核时钟为180°时钟，第二内核时钟为0°时钟，第一数据控制级3的控制时序图如图2所示。图2中，四路并行数据经传输线(在集成电路芯片中为铝线)输入至第一数据控制级3内，经传输线传输后数据间会产生一定的延迟(优化布局布线后的延迟一般较为轻微)，采用180度相位的第一内核时钟作为寄存器时钟，保证了四路高速并行数据能够正确输入至第一数据控制级3内，同时数据间的延迟经第一级第一数据寄存器6、第一级第二数据寄存器7、第一级第三数据寄存器8以及第一级第四数据寄存器9缓存输出后消失。

所述第二数据控制级4包括第二级第一数据寄存器10、第二级第二数据寄存器11、第二级第三数据寄存器12以及第二级第四数据寄存器13；

第二级第一数据寄存器10的输入端与第一级第一数据寄存器6的输出端连接，第二级第二数据寄存器11的输入端与第一级第二数据寄存器7的输出端连接，第二级第三数据寄存器12的输入端与第一级第三数据寄存器8的输出端连接，第二级第四数据寄存器13的输入端与第一级第四数据寄存器13的输出端连接；

第二级第一数据寄存器10的时钟端、第二级第二数据寄存器11的时钟端接收DDS内核1产生的第二内核时钟，第二级第三数据寄存器12的时钟端、第二级第四数据寄存器13的时钟端接收DDS内核1产生的第一内核时钟；第二级第一数据寄存器10、第二级第二数据寄存器11、第二级第三数据寄存器12以及第二级第四数据寄存器13均为上升沿触发寄存器。

图3为是第二数据控制级4的工作时序图。四路并行数据经第一数据控制级3传输至第二数据控制级4，第二数据控制级4内的第二级第一数据寄存器10、第二级第二数据寄存器11、第二级第三数据寄存器12以及第二级第四数据寄存器13同样由上升沿触发寄存器组成，通过第一内核时钟、第二内核时钟分别控制缓存输出，从而四路并行数据分两组。

第二级第一数据寄存器10、第二级第二数据寄存器11采用第二内核时钟控制，第二级第三数据寄存器12以及第二级第四数据寄存器13采用第一内核时钟控制，由于第一内核时钟与第二内核时钟相位相差180°，从而将第一数据控制级3传输的四路并行数据分成两组，其中第二级第一数据寄存器10的输出数据和第二级第二数据寄存器11输出的数据为一组，第二级第三数据寄存器12输出的数据和第二级第四数据寄存器13输出的数据为第二组，两组间按相位差180度错开，输入至第三数据控制级5。

所述第三数据控制级5包括DLL电路18、四分频电路19、第三级第一数据寄存器14、第三级第二数据寄存器15、第三级第三数据寄存器16以及第三级第四数据寄存器17；

DLL电路18的一输入端以及第三级第一数据寄存器14的输入端均与第二级第一数据寄存器10的输出端连接，第三级第二数据寄存器15的输入端与第二级第二数据寄存器11的输出端连接，第三级第三数据寄存器16的输入端与第二级第三数据寄存器12的输出端连接，第三级第四数据寄存器17的输入端与第二级第四数据寄存器13的输出端连接；

所述四分频电路19能产生第一分频电路时钟、第二分频电路时钟、第三分频电路时钟以及第四分频电路时钟，第二分频电路时钟与第一分频电路时钟相位相差90°，第三分频电路时钟与第二分频电路时钟相位相差90°，第四分频电路时钟与第三分频电路时钟相位相差90°；

第一分频电路时钟与DLL电路18的另一输入端以及第三级第一数据寄存器14的时钟端连接，DLL电路18的输出端与四分频电路19的输入端连接；第三级第二数据寄存器15的时钟端接收四分频电路19产生的第二分频电路时钟，第三级第三数据寄存器16的时钟端接收四分频电路19产生的第三分频电路时钟，第三级第四数据寄存器17的时钟端接收四分频电路19产生的第四分频电路时钟；

第三级第一数据寄存器14的输出端、第三级第二数据寄存器15的输出端、第三级第三数据寄存器16的输出端以及第三级第四数据寄存器17的输出端均与DAC内核2连接；

第三级第一数据寄存器14、第三级第二数据寄存器15、第三级第三数据寄存器16以及第三级第四数据寄存器17均为上升沿触发寄存器。

图4为第三数据控制级5的工作时序图。四分频电路19产生的第一分频电路时钟为0°相位时钟，第二分频电路时钟为90°相位时钟，第三分频电路时钟为180°相位时钟，第四分频电路时钟为270°相位时钟，第一分频电路时钟输入第三级第一数据寄存器14的时钟端，第二分频电路时钟输入第三级第二数据寄存器15的时钟端，第三分频电路时钟输入第三级第三数据寄存器16的时钟端，第四分频电路时钟输入第四级第四数据寄存器17的时钟端，从而能将四路并行数据按90°相位差依次输入DAC内核2内。

与第一数据控制级3和第二数据控制级4不同的是，第三数据控制级5内寄存器时钟由数模转换器内部四分频电路19提供，与数据不同源，时钟与数据间的相位差不可控，为保证上述四相时钟与数据间的匹配性，加入了一个DLL(Delay-Locked Loop，延迟锁相环)电路18，其输入端为第一路数据和第一分频电路时钟，通过控制并锁定两者间的相位信息，反馈至四分频电路19内，以调整第一分频电路时钟、第二分频电路时钟、第三分频电路时钟以及第四分频电路时钟间的延迟，从而调整第一分频电路时钟、第二分频电路时钟、第三分频电路时钟以及第四分频电路时钟与数据间的相位差，保证数据正确输入至第三数据控制级5内。

本发明DDS内核1产生的四路并行数据经第一数据控制级3、第二数据控制级4以及第三数据控制级5传输至DAC内核2内，通过DDS内核1产生的第一内核时钟、第二内核时钟以及四分频电路19产生的第一分频电路时钟、第二分频电路时钟、第三分频电路时钟以及第四分频电路时钟作用，使得四路并行数据能依次传输至DAC内核2内，以第一路数据进入DAC内核2的相位为基准(0°)，则第二数据进入DAC内核2的相位为90°，第三路数据进入DAC内核2的相位为180°，第四路数据进入DAC内核2的相位为270°，从而使得四路数据在数模转换器内有效合并成一路数据，确保合成数据的精度，安全可靠。

以上所述的具体实施例，对本发明的目的和技术方案等方面进行了进一步的详述，以上具体实施例并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。