高速时钟占空比检测系统的利记博彩app
【专利摘要】本实用新型公开了一种高速时钟占空比检测系统，其包括第一检测环路与第二检测环路，第一检测环路包括第一采样器、第一多相位时钟发生器及数字逻辑电路，第一多相位时钟发生器根据待测高速时钟产生n相时钟脉冲，第一采样器根据n相时钟脉冲对待测高速时钟进行采样，数字逻辑电路计数输入的第一高速时钟信号的占空比；第二检测环路连接于第一多相位时钟发生器与数据逻辑电路之间，其根据第一多相位时钟发生器输出的一对相邻时钟而产生m相时钟脉冲，并在m相时钟脉冲下对待测高速时钟进行采样，数字逻辑电路计数输入的第二高速时钟信号的占空比。本实用新型的占空比检测系统可快速地检测待测高速时钟的占空比，检测结果准确、精度高，且所占版图面积小，功耗低，适用范围广。
【专利说明】高速时钟占空比检测系统
【技术领域】
[0001]本实用新型涉及集成电路领域，更具体地涉及一种高速时钟占空比检测系统。
【背景技术】
[0002]高速集成电路设计对时钟信号的质量越来越高。时钟信号质量除了传统的时钟抖动外，时钟占空比越来越成为影响闻速集成电路性能的关键因素。所以对闻速时钟的占空比进行实时检测是非常重要的。
[0003]但是，目前在集成电路中检测高速时钟的占空比的方式是在芯片外围引入一个高速时钟，对待测高速时钟进行多次采样，但外围多引入的高速时钟一般为待测高速时钟频率的两倍或更多，由于芯片封装、测试设备等诸多因素的影响，易造成引入的高速时钟的占空比、频率的变化，因而使得检测得到的占空比结果不精确。
[0004]因此，有必要提供一种改进的高速时钟占空比检测系统来克服上述缺陷。
实用新型内容
[0005]本实用新型的目的是提供一种高速时钟占空比检测系统，本实用新型的占空比检测系统可快速地检测待测高速时钟的占空比，而且检测结果准确、精度高，本实用新型的检测系统所占版图面积小，功耗低，适用范围广。
[0006]为实现上述目的，本实用新型提供一种高速时钟占空比检测系统，其包括第一检测环路与第二检测环路，所述第一检测环路包括第一采样器、第一多相位时钟发生器及数字逻辑电路,所述第一多相位时钟发生器根据待测高速时钟产生η相时钟脉冲，并将产生的η相时钟脉冲输入至所述第一采样器，η为大于或等于3的自然数，所述第一采样器根据接收的η相时钟脉冲对输入的待测高速时钟进行采样，所述第一采样器将采样后的第一高速时钟信号输入所述数字逻辑电路，所述数字逻辑电路计数输入的第一高速时钟信号的占空比并输出第一计数结果；所述第二检测环路连接于所述第一多相位时钟发生器与所述数字逻辑电路之间，所述第二检测环路根据所述第一多相位时钟发生器输出的一对上升沿/下降沿发生变化的相邻时钟而产生m相时钟脉冲，m为大于或等于3的自然数，并在所述m相时钟脉冲下对所述待测高速时钟进行采样，且将采样后的第二高速时钟信号输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果。
[0007]较佳地，所述第二检测环路包括边沿逻辑判断电路、时钟选择器、第二多相位时钟发生器及第二采样器，所述边沿逻辑判断电路判断所述第一采样器输出的第一高速时钟信号的上升沿/下降沿变化，所述时钟选择器根据所述边沿逻辑判断电路的判断结果在所述第一多相位时钟发生器输出的η相时钟脉冲中选择上升沿/下降沿发生变化的相邻两相时钟，并将该两相时钟输入至所述第二多相位时钟发生器，所述第二多相位时钟发生器在该相邻两相时钟的相位之间产生m相时钟脉冲，所述第二采样器根据接收的m相时钟脉冲对输入的待测高速时钟进行采样，且将采样后的第二高速时钟信号输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果。
[0008]较佳地，所述m相时钟脉冲包括所述时钟选择器输出的相邻两相时钟脉冲，且所述m相时钟脉冲的第一相时钟脉冲为所述相邻两相时钟脉冲中相位靠前的一相时钟脉冲，所述m相时钟脉冲的最后一相时钟脉冲为所述相邻两相时钟脉冲中相位靠后的一相时钟脉冲。
[0009]较佳地，所述第一采样器在所述待测高速时钟的一个时钟周期内对所述待测高速时钟进行η次采样。
[0010]较佳地，所述边沿逻辑判断电路在所述待测高速时钟的一个时钟周期内对所述第一采样器输出的第一高速时钟信号进行上升沿/下降沿变化的判断。
[0011]与现有技术相比，本实用新型的高速时钟占空比检测系统由于包括第一检测环路与第二检测环路，使得所述第一检测环路与第二检测环路均对待测高速时钟的占空比进行检测，分别得出第一计数结果与第二计数结果，且所述第二检测环路在第一检测环路采样的η相时钟脉冲之中选择一对上升沿/下降沿发生变化的相邻时钟而产生m相时钟脉冲，在该m相时钟脉冲下再次对待测高速时钟进行采样，从而再次检测所述待测高速时钟的占空比进行检测；因此本实用新型的高速时钟占空比检测系统检测结果准确、精度高；而且所占版图面积小，功耗低，适用范围广。
[0012]通过以下的描述并结合附图，本实用新型将变得更加清晰，这些附图用于解释本实用新型。
【专利附图】
【附图说明】
[0013]图1为本实用新型高速时钟占空比检测系统的结构框图。
[0014]图2为高速时钟占空比检测系统的工作时序图。
【具体实施方式】
[0015]现在参考附图描述本实用新型的实施例，附图中类似的元件标号代表类似的元件。如上所述，本实用新型提供了一种高速时钟占空比检测系统，本实用新型的占空比检测系统可快速地检测待测高速时钟的占空比，而且检测结果准确、精度高，本实用新型的检测系统所占版图面积小，功耗低，适用范围广。
[0016]请参考图1，图1为本实用新型高速时钟占空比检测系统的结构框图。如图所示，本实用新型的高速时钟占空比检测系统，包括第一检测环路与第二检测环路，所述第一检测环路与第二检测环路均对待测高速时钟的占空比进行检测。所述第一检测环路包括第一采样器、第一多相位时钟发生器及数字逻辑电路；待测高速时钟CLK输入至所述第一多相位时钟发生器,所述第一多相位时钟发生器根据待测高速时钟CLK产生η相时钟脉冲
(CLK01、CLK02......CLKOn)，并将产生的时钟脉冲(CLK01、CLK02......CLKOn)输入至所述第一采样器，其中，η相时钟脉冲(CLK01、CLK02……CLKOn)除相位与待测高速时钟CLK不同外，其它参数均与待测高速时钟CLK相同；在本实用新型中，η为大于或等于3的自然数；所述第一采样器根据接收的η相时钟脉冲(CLK01、CLK02……CLKOn)在所述待测高速时钟CLK的一个时钟周期内对所述待测高速时钟CLK进行η次采样，从而获得采样后的第一高速时钟信号(01、02……0η)，且将所述第一高速时钟信号(01、02……On)输入所述数字逻辑电路；所述数字逻辑电路计数输入的第一高速时钟信号(01、02……On)的占空比并输出第一计数结果A，且精度为1/n，显而易见地，所述第一高速时钟信号(01、02……On)的占空比与待测高速时钟CLK的占空比是完全相同的，因为所述第一高速时钟信号(01、02……On)的相位参数与所述η相时钟脉冲(CLK01、CLK02……CLKOn)的相位参数完全相同，仅相位有差别；在此，由于所述第一检测环路的精度为1/η，因此经所述数字逻辑电路计数输出的第一计数结果A仅为所述待测高速时钟CLK的占空比粗调区间的整数部分。所述第二检测环路连接于所述第一多相位时钟发生器与所述数字逻辑电路之间，所述第二检测环路根据所述第一多相位时钟发生器输出一对上升沿/下降沿发生变化的相邻时钟而产生m相时钟脉冲，m为大于或等于3的自然数，并在所述m相时钟脉冲下对所述待测高速时钟CLK进行采样，而获得采样后的第二高速时钟信号，并将第二高速时钟信号输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果；且采样结果的精度为1/m，由于所述m相时钟脉冲是根据所述第一多相位时钟发生器输出的一对相邻时钟而产生，因此经过所述第二检测环路检测获得的占空比结果为所述待测高速时钟CLK的占空比细调区间的整数部分；从而在所述第一检测环路的基础上，所述第二检测环路进一步对所述待测高速时钟CLK的占空比的细调区间的整数部分进行检测计数，因此，检测结果准确、精度高。
[0017]具体地，所述第二检测环路包括边沿逻辑判断电路、时钟选择器、第二多相位时钟发生器及第二采样器。所述边沿逻辑判断电路在所述待测高速时钟CLK的一个时钟周期内对所述第一采样器输出的第一高速时钟信号(01、02……On)的上升沿/下降沿的变化进行判断，也即判断时钟脉冲(CLK01、CLK02……CLKOn)的上升沿/下降沿的变化，且将判断结果输入至所述时钟选择器；所述时钟选择器根据所述边沿逻辑判断电路的判断结果在所述第一多相位时钟发生器输出的η相时钟脉冲(CLK01、CLK02……CLKOn)中选择上升沿/下降沿发生变化的相邻两相时钟脉冲，并将该两相时钟输入至所述第二多相位时钟发生器，即当所述边沿逻辑判断电路判断所述第一高速时钟信号(01、02……On)中的时钟信号Οη-χ与时钟信号Ο-χ-1 (χ为小于η的自然数)的上升沿/下降沿均发生变化时，所述时钟选择器则选择η相时钟脉冲(CLK01、CLK02......CLKOn)中对应的两时钟脉冲CLKOn-x
与CLKOn-x-1，并将该两时钟脉冲输入至所述第二多相位时钟发生器，在此将该两时钟脉冲CLKOn-x与CLKOn-χ-Ι表示为CLKxl与CLKx2 (如图1所示)。所述第二多相位时钟发生器在该两相时钟脉冲CLKxl与CLKx2的相位之间产生m相时钟脉冲(CLKP1、CLKP2......CLKPm)，
并输入至所述第二采样器；所述第二采样器根据接收的m相时钟脉冲(CLKP1、CLKP2……CLKPm)对输入的待测高速时钟CLK进行采样，所述第二采样器将采样后的第二高速时钟信号(P1、P2……Pm)输入所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号(P1、P2……Pm)的占空比并输出第二计数结果B;显而易见地，所述第二高速时钟信号(P1、P2……Pm)的占空比与被所述时钟选择器选择的两时钟脉冲CLKxl与CLKx2的占空比是完全相同的，仅相位有差别，另，如上所述，所述两时钟脉冲CLKxl与CLKx2仅为η相时钟脉冲(CLK01、CLK02……CLKOn)中上升沿/下降沿均发生变化的相邻两时钟脉冲，因此经所述数字逻辑电路计数输出的第二计数结果B即为所述待测高速时钟CLK的占空比细调区间的整数部分，其精度为l/n*m。因此，通过所述数字逻辑电路输出的计数结果A与B即可精确地检测出所述待测高速时钟CLK的占空比结，且检测结果准确、精度高。
[0018]在本实用新型的优选实施方式中，所述第二多相位时钟发生器输出的m相时钟脉冲(CLKP1、CLKP2……CLKPm)包括所述时钟选择器输出的相邻两相时钟脉冲CLKxl与CLKx2，且所述m相时钟脉冲(CLKP1、CLKP2……CLKPm)的第一相时钟脉冲为所述相邻两相时钟脉冲CLKxl与CLKx2中相位靠前的一相时钟脉冲，所述m相时钟脉冲的最后一相时钟脉冲为所述相邻两相时钟脉冲CLKxl与CLKx2中相位靠后的一相时钟脉冲。S卩，具体地，当所述时钟脉冲CLKxl的相位超前于所述时钟脉冲CLKx2的相位时，m相时钟脉冲(CLKPUCLKP2……CLKPm)中的第一相时钟脉冲CLKPl即为时钟脉冲CLKxl ;而当所述时钟脉冲CLKx2的相位滞后于所述时钟脉冲CLKxl的相位时，m相时钟脉冲(CLKP1、CLKP2……CLKPm)中的最后一相时钟脉冲CLKPm即为时钟脉冲CLKx ;反之亦然。以保证所述m相时钟脉冲(CLKP1、CLKP2……CLKPm)的相位均落在所述时钟选择器选择的两相时钟脉冲CLKxl与CLKx2的相位之间，从而保证了所述数字逻辑电路计数输出的结果B的准确率。
[0019]下面结合图1与图2，描述本实用新型高速时钟占空比检测系统的工作原理。所述第一多相时钟发生器根据待测高速时钟CLK产生的η相时钟脉冲(CLK01、CLK02……CLKOn)对高速时钟CLK的高(低)电平进行采样，如图2所示，且述第一采样器在高速时钟CLK的一个时钟周期(Tp)内进行采样。在这个时钟周期(Tp)内，η相时钟脉冲(CLK01、CLK02……CLKOn)相当于对高速时钟CLK进行了采样η次过采样，采样的精度为1/η，且将所采样获得的第一高速时钟信号(01、02……On)输入至所述边沿逻辑判断电路和数字逻辑电路。所述边沿逻辑判断电路根据所述输入的第一高速时钟信号(01、02……0η)，在高速时钟CLK的一个时钟周期(Tp)内对相邻两相邻第一高速时钟信号(01、02……On)进行判断上升沿/下降沿的变化，从而得出判断结果送给所述时钟选择器，用于选取第二采样器采样所需要的相邻时钟对。所述时钟选择器根据所述边沿逻辑判断电路的判断结果在所述第一多相位时钟发生器输出的η相时钟脉冲(CLK01、CLK02……CLKOn)中选择上升沿/下降沿发生变化的相邻两相时钟脉冲(相邻时钟对)，并将该两相时钟CLKxl与CLKx2 (如图2所示为时钟脉冲CLKOl与CLK02)输入至所述第二多相位时钟发生器，所述第二多相位时钟发生器在该两相时钟脉冲CLKxl与CLKx2的相位之间产生m相时钟脉冲(CLKP1、CLKP2......CLKPm)，
所述第二采样器根据接收的m相时钟脉冲(CLKP1、CLKP2……CLKPm)对输入的待测高速时钟CLK进行采样，且将采样后的第二高速时钟信号(P1、P2……Pm)输入所述数字逻辑电路。所述数字逻辑电路根据第一采样器和第二采样器所输出的结果，在高速时钟CLK的一个时钟周期内，对所采样的第一高速时钟信号(01、02……On)进行计数，得出第一计数结果A ;对所采样的第二高速时钟信号(P1、P2……Pm)进行计数，得出第二计数结果B。
[0020]通过计算可以得到，待测高速时钟CLK的占空比D⑶为:
[0021 ] DCD = A + n+B + n+m
Axm^-B
[0022]DCD =-
η χ m
[0023]其中:n，m的值可根据实际情况而设计，众所周知地，n，m取值越大，上述结果的精度越高。在本实用新型中，所述待测高速时钟CLK的占空比检测精度为l/n*m，检测结果准确、精度高。
[0024]以上结合最佳实施例对本实用新型进行了描述，但本实用新型并不局限于以上揭示的实施例，而应当涵盖各种根据本实用新型的本质进行的修改、等效组合。
【权利要求】
1.一种高速时钟占空比检测系统，其特征在于，包括第一检测环路与第二检测环路，所述第一检测环路包括第一采样器、第一多相位时钟发生器及数字逻辑电路，所述第一多相位时钟发生器根据待测高速时钟产生η相时钟脉冲，并将产生的η相时钟脉冲输入至所述第一采样器，η为大于或等于3的自然数，所述第一采样器根据接收的η相时钟脉冲对输入的待测高速时钟进行采样，所述第一采样器将采样后的第一高速时钟信号输入所述数字逻辑电路，所述数字逻辑电路计数输入的第一高速时钟信号的占空比并输出第一计数结果；所述第二检测环路连接于所述第一多相位时钟发生器与所述数字逻辑电路之间，所述第二检测环路根据所述第一多相位时钟发生器输出的一对上升沿/下降沿发生变化的相邻时钟而产生m相时钟脉冲，m为大于或等于3的自然数，并在所述m相时钟脉冲下对所述待测高速时钟进行采样，且将采样后的第二高速时钟信号输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果。
2.如权利要求1所述的高速时钟占空比检测系统，其特征在于，所述第二检测环路包括边沿逻辑判断电路、时钟选择器、第二多相位时钟发生器及第二采样器，所述边沿逻辑判断电路判断所述第一采样器输出的第一高速时钟信号的上升沿/下降沿变化，所述时钟选择器根据所述边沿逻辑判断电路的判断结果在所述第一多相位时钟发生器输出的η相时钟脉冲中选择上升沿/下降沿发生变化的相邻两相时钟，并将该两相时钟输入至所述第二多相位时钟发生器，所述第二多相位时钟发生器在该相邻两相时钟的相位之间产生m相时钟脉冲，所述第二采样器根据接收的m相时钟脉冲对输入的待测高速时钟进行采样，且将采样后的第二高速时钟信号结果输入至所述数字逻辑电路，所述数字逻辑电路计数输入的第二高速时钟信号的占空比并输出第二计数结果。
3.如权利要求2所述的高速时钟占空比检测系统，其特征在于，所述m相时钟脉冲包括所述时钟选择器输出的相邻两相时钟脉冲，且所述m相时钟脉冲的第一相时钟脉冲为所述相邻两相时钟脉冲中相位靠前的一相时钟脉冲，所述m相时钟脉冲的最后一相时钟脉冲为所述相邻两相时钟脉冲中相位靠后的一相时钟脉冲。
4.如权利要求2所述的高速时钟占空比检测系统，其特征在于，所述第一采样器在所述待测高速时钟的一个时钟周期内对所述待测高速时钟进行η次采样。
5.如权利要求2所述的高速时钟占空比检测系统，其特征在于，所述边沿逻辑判断电路在所述待测高速时钟的一个时钟周期内对所述第一采样器输出的第一高速时钟信号进行上升沿/下降沿变化的判断。
【文档编号】H03K3/017GK203951450SQ201420337502
【公开日】2014年11月19日 申请日期:2014年6月23日 优先权日:2014年6月23日
【发明者】李磊 申请人:四川和芯微电子股份有限公司