一种多通道并行adc系统的采样时间误差校正方法
【专利摘要】本发明公开一种多通道并行模数转换器(ADC)系统的采样时间误差校正方法，包括以下步骤：通过开关电路将模拟低通滤波器的输出端和多通道并行ADC系统的输入端相连，模拟输入信号x(t)进入模拟低通滤波器，得到窄带的模拟信号d(t)，多通道并行ADC系统对d(t)进行采样得到多通道采样输出信号yd(n)，对yd(n)进行LMS-频域自适应估计得到采样时间误差γ(n)；通过开关电路将模拟输入信号x(t)直接送入多通道并行ADC系统，采样得到采样输出信号y(n)，y(n)经过数字微分器处理后与γ(n)通过第一乘法器，得到系统误差信号c(n)，y(n)和c(n)通过减法器，得到校正后的输出信号yc(n)。本发明公开的采样时间误差校正方法在完成误差校正的基础上，又解决了混叠问题和高速率硬件电路难以实现的问题。
【专利说明】一种多通道并行ADC系统的采样时间误差校正方法
【技术领域】
[0001]本发明涉及高速高精度模数转换领域，尤其涉及一种多通道并行ADC系统的采样时间误差校正方法。
【背景技术】
[0002]模数转换器(ADC)作为模拟技术与数字技术的接口，被广泛的应用于现代电子系统中。随着数字信号处理技术的发展，数字电路对模数转换器的采样速率要求越来越高。ADC最重要的性能参数是转换精度与转换速度。受目前ADC芯片发展水平的限制，单个ADC很难同时具备高速率和高精度。ADC的速度和精度是相互制约的，随ADC转换速度的提高，其精度呈下降趋势，两者之间的制约性成为了 ADC技术发展缓慢的主要原因。
[0003]为实现更高的采样速率，有效突破单片ADC速度和精度的瓶颈，需要探索新结构和新方法。采用M个相对低速、高精度的ADC多通道并行工作可以有效的将转换速率提高M倍。理想情况下，各个通道的ADC性能完全匹配，采样时刻均匀交错。每一个子ADC均只工作在较低的频率上，就能以较高的采样频率对输入信号进行模数转换，转换率提高了 M倍。理论上，这种并行结构可以使得采样率随并联的ADC数目呈线性地提高，可以很好的提高ADC的采样率。但是，受制造工艺的局限，各通道模拟电路的不同物理和电学特性引入了通道失配误差(包括偏置误差、增益失配、采样时间误差)，使系统的转换精度不能与单个通道ADC的转换精度相比拟，降低了系统的性能。通道失配误差的校正方法成为提高多通道并行ADC系统性能的关键技术和研究热点。
[0004]对于多通道并行ADC系统而言，通道失配误差中增益失配和偏置误差相对容易，此类通道失配已有比较好的校正技术，可通过其他方法有效补偿。采样时间误差与系统输入信号频率相关，当系统的输入信号频率大于单个ADC的奈奎斯特频率时，由于每个通道都不满足奈奎斯特定理而产生频谱混叠，混叠给与频率相关的采样时间误差的校正带来了困难，导致一些研究成果仅能校正增益失配和偏置误差，却不能校正与频率相关的采样时间误差。
[0005]针对采样时间误差，专利申请号为201210480243.0的发明提供了一种针对时间交替模数转换系统时间误差的实时校正方法，其思想是针对每一个通道进行单独的校正，之后再把校正好的电路合起来处理。但是，这样就不能避免混叠问题，大大限制了输入信号的带宽以及应用范围。因此，研究一种解决混叠问题，提高输入信号带宽，降低硬件设计复杂度的采样时间误差校正方法具有重大意义。
【发明内容】
[0006]本发明提供一种多通道并行ADC系统的采样时间误差校正方法，既能校正采样时间误差，又能解决混叠问题提高输入信号带宽，此外还可以降低硬件电路设计的复杂度。
[0007]为解决上述技术问题，本发明提供一种多通道并行模数转换器(ADC)系统的采样时间误差校正方法，包括以下步骤:通过开关电路将模拟低通滤波器的输出端和多通道并行ADC系统的输入端相连，模拟输入信号X (t)进入所述模拟低通滤波器，滤波处理后得到窄带的模拟信号d (t)，所述多通道并行ADC系统对所述模拟信号d (t)进行采样得到多通道采样输出信号yd(η)，对所述多通道采样输出信号yd(n)进行LMS-频域自适应估计得到采样时间误差Y (η)，其中，η表示采样点的个数；通过开关电路将所述模拟输入信号x(t)直接送入所述多通道并行ADC系统，所述多通道并行ADC系统对所述模拟输入信号X (t)进行采样得到采样输出信号y(n)，所述采样输出信号y(n)经过数字微分器处理后与所述采样时间误差Y (η) 一起通过第一乘法器，得到系统误差信号c (η)，所述采样输出信号y (η)和所述系统误差信号c(n)通过减法器，得到校正后的输出信号yjn)。
[0008]进一步地，所述多通道采样输出信号yd (η)包括参考通道的采样输出信号％ (η)及待校正通道的采样输出信号ym(n)，其中，m为不小于I且不大于M-1的整数，M代表总通道数。
[0009]进一步地，所述对多通道采样输出信号yd(n)进行LMS-频域自适应估计得到采样时间误差Y (η)的过程包括:待校正通道的采样输出信号ym(η)分别通过滤波补偿电路得到待校正通道的理想输出信号Ytlm (η)，待校正通道的理想输出信号ytlm(n)与参考通道的采样输出信号J0 (η)通过减法器得到通道间的误差信号e(lm (η)，再根据LMS算法得到采样时间误差迭代公式，基于采样时间误差迭代公式得到采样时间误差Y (η)。
[0010]进一步地，所述滤波补偿电路包括Farrow结构分数延时滤波器、数字微分器、力口法器以及第二乘法器。
[0011]进一步地，进行LMS-频域自适应估计得到所述采样时间误差包括:
[0012]Ym(n+1) = Y m (η) + μ.e0m(n).T (η)
[0013]其中，μ为步长参数,设置范围为0.01—0.00001 ；e0m(n)为待校正通道的理想输出信号Ytlm(η)与参考通道的采样输出信号L(Ii)之间的误差信号，Τ(η)表示自适应时间误差模块的输入部分，其表示为:
[0014]T (n) = ym (n) ^f1 (η) * (_m/M) f3 (η)
[0015]其中，由Farrow结构延时滤波器产生f工(η),用数字微分器来表示f3(n)。
[0016]进一步地，所述数字微分器为N阶数字微分器；多通道并行ADC系统的总通道数为M，用M个N/Μ阶的并行子微分器来等效所述的N阶数字微分器进行工作。
[0017]本发明中采用开关电路和模拟低通滤波器把模拟输入信号的高频段滤掉，只允许低频段的信号进入多通道并行ADC系统，如此，使得输入信号的频率满足奈奎斯特采样频率，从而消除了信号的混叠问题。而且，利用多速率理论，把高速的数字校正滤波器分为几个相同的低速滤波器，降低了硬件的设计难度。
【专利附图】
【附图说明】
[0018]图1所示为本发明提供的多通道并行ADC系统的采样时间误差校正方法的整体框架图；
[0019]图2所示为本发明的多通道并行ADC系统的工作原理图；
[0020]图3所示为本发明的多通道并行ADC系统的校正模型图；
[0021]图4所示为本发明的多通道并行ADC系统LMS-频域自适应估计模型图；
[0022]图5所示为两通道并行ADC系统的数字微分器的具体实施示意图；
[0023]图6所示为两通道并行ADC系统校正前输出信号的频谱图；
[0024]图7所示为根据本发明校正后的两通道并行ADC系统输出信号的频谱图。
【具体实施方式】
[0025]本发明基于多通道并行ADC系统的输出信号与模拟输入信号之间的频域关系，以开关电路和模拟低通滤波器为基础，提出一种通过消除输出信号中的系统误差信号来校正多通道并行ADC系统的采样时间误差的方法。由于系统误差的求解需要已知采样时间误差的值，因此整个校正方法主要包括两部分:采样时间误差的估计和系统误差的求解。
[0026]如图1所示，模拟输入信号x(t)通过开关电路被分为两个路径。当开关电路接到路径I和3时，路径I和3接通，此时模拟输入信号x(t)通过模拟低通滤波器进行滤波处理后得到模拟信号d(t)，模拟信号d(t)通过多通道并行ADC系统得到多通道采样输出信号yd(n)，其中，处理后得到窄带的模拟信号d(t)只有低频部分，这样进入多通道并行ADC系统之后，就可以避免输出信号混叠的问题；此时，对采样输出信号yd(n)进行LMS-频域自适应估计，求解出采样时间误差Y (η)，然后再把采样时间误差Y (η)送入系统误差计算模块，这时通过减法器后的输出信号不需要存储。当开关电路接到2和4时，电路进入校正状态，模拟输入信号x(t)直接进入多通道并行ADC系统得到采样输出信号y (η)，采样输出信号y(n)和采样时间误差Y (η)通过系统误差信号计算模块得到系统误差信号c (η)，采样输出信号y(n)和系统误差信号c(n)通过减法器得到校正后的输出信号yjn)。
[0027]以下详细描述具体过程。
[0028]图2所示为多通道并行ADC系统的工作原理图。如图2所示，总通道数例如为M，在M通道并行ADC系统中，M个ADC并行工作，每一个子ADC的采样时间依照整个系统的采样周期依次延迟，整个系统的输出采样速度是子ADC采样速度的M倍。
[0029]如图3所示，基于输出信号与输入信号之间的频谱关系以及泰勒近似，可以得知:M通道并行ADC系统的采样输出信号y(n)可以看作是由输入信号χ (η)和系统误差信号c (η)两部分组成。由此，可以通过把多通道并行ADC系统的采样输出信号y (η)和系统误差信号c (η)送入减法运算器中，得到校正后的多通道并行ADC系统的输出信号y。(η)，而不是单个通道的校正，这样就避免了混叠问题。于此，系统误差信号c(n)由采样输出信号y(n)经过数字微分器处理后与采样时间误差Y (η) 一起通过第一乘法器得到。
[0030]如图4所示，对于采样时间误差的求解，采用基于最小均方算法(Least MeanSquare, LMS)的LMS-频域自适应估计。
[0031]一般情况，把第一通道作为参考通道(Atci = O)，相对于第一通道，第m通道存在采样时间误差Atm= YmTUm < I)，其中，m为不小于且不大于M— I的整数。模拟输入信号x(t)进入多通道并行ADC系统之前，先利用模拟低通滤波器进行处理，得到满足奈奎斯特频率要求的信号，具体估计步骤如下:
[0032]第一步:选第一通道为参考通道，利用补偿滤波器K(e>)对其余的M-1个通道采样输出进行相位和采样时间误差的补偿，从而得到M-1个非参考通道的理想输出数据乂^仏对补偿滤波器!^^^采用泰勒近似并且忽略其高阶项得到:
[0033]K(eJ") = e-mWM(l+(-jomtm/M))
[0034]F1(Gjw) + (-m/M) YmF3(eJω)F1 (eJω)
[0035]为了简化电路设计的复杂度，用Fairow结构延迟滤波器来产生(η)，用数字微分器来表示f3 (η)。综上所述，就可以得到经过相位和采样时间误差补偿后的M-1个非参考通道的理想采样输出信号的表达式:
[0036]y0m (n) = ym (n) ^f1 (η) +ym (η) ^f1 (η) * (-m/M) f3 (η) Y m (η)
[0037]理论上，补偿后的待校正通道的理想采样输出信号ytlm(n)应与参考通道的采样输出数据yo(n)完全相同。实际上待校正通道的理想采样输出信号与其参考通道间存在误差e0m(n):
[0038]e0m (η) = y0 (n) -y0m (η)
[0039]第二步:基于LMS来估计M通道并行ADC系统的采样时间误差。
[0040]基于LMS算法得到待校正通道输出序列的采样时间误差迭代公式为:
[0041]Ym(n+1) = Y m (η) + μ.e0m(n).T (η)
[0042]这里，μ为步长参数,设置范围为0.01—0.00001 ;eQm(η)为理想输出信号yQm(η)与参考通道的采样输出信号％(η)之间的误差信号；T(n)表示自适应时间误差模块的输入部分，其表示为:
[0043]T (n) = ym (n) ^f1 (η) * (-m/M) f3 (η)
[0044]其中，由Farrow结构延时滤波器产生f工(η),用数字微分器来表示f3(n)。
[0045]于本发明较佳实施例中，由于本发明的多通道并行ADC系统的采样时间误差校正是用M个通道合并后的数据直接去校准，而不是在每个通道上单独处理，因此，会要求后续数字校准滤波器的处理速度提高M倍，给数字校准滤波器的硬件实现带来了困难，当通道数M的值再增加时更是如此。基于上述问题，本发明基于多速率信号处理理论，改进校正电路，来降低数字校准滤波器的阶数，从而保证硬件的可实施性。
[0046]如图5所示，以两通道并行ADC系统为例，假定校正算法需要一个N = 32阶的数字微分器，则每一个32阶的数字微分器可以等效为2个16阶的子微分器并行工作，2个子微分器分别接收2路ADC的输出数据(采样速率fs = 100MHz)，因此可以保证每个子微分器的工作速率仍为10MHz。
[0047]举例而言,模拟一个双通道12-bit 200MHz的并行ADC系统,设置采样时间误差为0.01，输入频率分别为65.93MHz和82.93MHz的正弦信号，校正前输出信号的频谱图如图6所示，校正后输出信号的频谱图如图7所示。
[0048]由图6可以看出，校正前的无杂散动态范围分别为-50.06dB、_50.66dB。由图7可以看出，校正后的无杂散动态范围分别为-90.6IdB,-90.09dB。对比图6和7可知，当输入信号的频域使得子通道ADC采样输出混叠时，校正算法仍然有效，可以把无杂散动态范围提高了约40dB。
[0049]由以上分析说明本发明在完成误差校正的基础上，解决了混叠问题和高速率硬件电路难以实现的问题。
[0050]以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。
【权利要求】
1.一种多通道并行模数转换器(ADC)系统的采样时间误差校正方法，其特征在于，包括以下步骤: 通过开关电路将模拟低通滤波器的输出端和多通道并行ADC系统的输入端相连，模拟输入信号x(t)进入所述模拟低通滤波器，滤波处理后得到窄带的模拟信号d(t)，所述多通道并行ADC系统对所述模拟信号d(t)进行采样得到多通道采样输出信号yd(n)，对所述多通道采样输出信号yd(n)进行LMS-频域自适应估计得到采样时间误差、(n)，其中，η表示采样点的个数； 通过开关电路将所述模拟输入信号X (t)直接送入所述多通道并行ADC系统，所述多通道并行ADC系统对所述模拟输入信号x(t)进行采样得到采样输出信号y (η)，所述采样输出信号y(n)经过数字微分器处理后与所述采样时间误差Y (η) 一起通过第一乘法器，得到系统误差信号c (η)，所述采样输出信号y (η)和所述系统误差信号c (η)通过减法器，得到校正后的输出信号yjn)。
2.如权利要求1所述的多通道并行ADC系统的采样时间误差校正方法，其特征在于:所述多通道采样输出信号yd(η)包括参考通道的采样输出信号％(η)及待校正通道的采样输出信号y>)，其中，m为不小于I且不大于M-1的整数，M代表总通道数。
3.如权利要求2所述的多通道并行ADC系统的采样时间误差校正方法，其特征在于，所述对多通道采样输出信号yd(η)进行LMS-频域自适应估计得到采样时间误差、(η)的过程包括:待校正通道的采样输出信号ym(n)分别通过滤波补偿电路得到待校正通道的理想输出信号yo?，待校正通道的理想输出信号ycim(n)与参考通道的采样输出信号ytl(η)通过减法器得到通道间的误差信号e(lm (η)，再根据LMS算法得到采样时间误差迭代公式，基于采样时间误差迭代公式得到采样时间误差Y (η)。
4.如权利要求3所述的多通道并行ADC系统的采样时间误差校正方法，其特征在于:所述滤波补偿电路包括Farrow结构分数延时滤波器、数字微分器、加法器以及第二乘法器。
5.如权利要求4所述的多通道并行ADC系统的采样时间误差校正方法，其特征在于，进行LMS-频域自适应估计得到所述采样时间误差包括:Ym(n+l) = yffl(n) μ.e0ffl(n).Τ(η) 其中，μ为步长参数，设置范围为0.0l—0.0OOOl ；e0m(η)为待校正通道的理想输出信号Ytlm⑷与参考通道的采样输出信号％(η)之间的误差信号，T(n)表示自适应时间误差模块的输入部分，其表不为:
T (n) ym (η) (η) (_m/M) f3 (η) 其中，由Farrow结构延时滤波器产生(η),用数字微分器来表示f3(n)。
6.如权利要求1所述的多通道并行ADC系统的采样时间误差校正方法，其特征在于:所述数字微分器为N阶数字微分器；所述多通道并行ADC系统的总通道数为M，用M个N/M阶的并行子微分器来等效所述的N阶数字微分器进行工作。
【文档编号】H03M1/10GK104393872SQ201410654330
【公开日】2015年3月4日 申请日期:2014年11月17日 优先权日:2014年11月17日
【发明者】齐佩佩, 高洪福 申请人:大唐微电子技术有限公司