一种改善锁相调频电路宽带调制平坦度的数字处理装置制造方法
【专利摘要】本发明提供了一种改善锁相调频电路宽带调制平坦度的数字处理装置，FPGA可编程逻辑器件对原始基带信号进行缓存滤波处理，输出基带信号A至高速A/D转换器；接收高速A/D转换器输出的A/D量化数据，一路输出至低通滤波器模块，另一路延时后输出至高速D/A转换器B；低通滤波模块对A/D量化数据进行低通滤波后输出至高速D/A转换器A，换成基带信号B，通过模拟低通滤波器转换为基带信号C输出到环路低通滤波器；高速D/A转换器B把A/D量化数据转换成基带信号D，输出至压控振荡器。本发明能改善锁相调频电路对基带信号低频分量的响应稳定性，使锁相调频电路具有平坦特性稳定的宽带调制性能。
【专利说明】一种改善锁相调频电路宽带调制平坦度的数字处理装置
【技术领域】
[0001]本发明涉及数字信号处理技术，尤其是关于锁相调频电路基带信号处理的数字处理装置。
【背景技术】
[0002]在公知的两点注入锁相调频电路中基带处理电路是由运算放大器和集中参数元器件等组成的模拟积分器电路。模拟积分器的积分时间常数由电路中的电阻、电容决定，电阻、电容值随环境温度和使用时间而变化，故模拟积分器的积分时间常数也随环境温度和使用时间，称之为模拟积分器积分时间常数的温度漂移和时间漂移。模拟积分器的积分时间常数的温度漂移和时间漂移，将影响锁相调频电路的宽带调制的平坦特性。
【发明内容】
[0003]为了克服现有技术的不足，本发明提供一种改善锁相调频电路宽带调制平坦特性的数字处理装置。该数字处理装置能改善锁相调频电路对基带信号低频分量的响应稳定性，使锁相调频电路具有平坦特性稳定的宽带调制性能。
[0004]本发明解决其技术问题所采用的技术方案是:包括高速八/0转换器、？？以可编程逻辑器件、高速0/纟转换器奴高速0/纟转换器8和模拟低通滤波器。
[0005]所述的？？以可编程逻辑器件内包含基带信号处理模块和低通滤波模块；所述的基带信号处理模块接收原始基带信号和原始基带信号时钟，对原始基带信号进行缓存滤波处理产生基带信号八，并将基带信号纟输出至高速八/0转换器；基带信号处理模块接收高速八/0转换器输出的八/0量化数据并分为两路，一路八/0量化数据直接输出至低通滤波器模块，另一路八/0量化数据进行延时后输出至高速0/八转换器8 ；所述的基带信号处理模块为高速八/0转换器、高速0/八转换器八、高速0/八转换器8和低通滤波器模块提供系统时钟；所述的低通滤波模块对八/0量化数据进行低通滤波后输出至高速0/八转换器八，并配置锁相调频电路中频率合成器芯片的内部寄存器；所述的高速0/八转换器八把来自低通滤波模块的数据转换成基带信号8，通过模拟低通滤波器滤除镜像频率信号，转换为基带信号输出到锁相调频电路中的环路低通滤波器；所述的高速0/八转换器8把来自基带信号处理模块的八/0量化数据转换成基带信号0，输出至锁相调频电路中的压控振荡器的电压调谐端。
[0006]所述的低通滤波模块中，低通滤波器3(18通带截止频率？满足？ = 2 X⑷其中~为锁相调频电路中锁相环的分频比，? 为锁相调频电路中压控振荡器的电调灵敏度，、为锁相调频电路中频率合成器芯片的鉴相灵敏度。
[0007]本发明还包括基准电压源，所述的基准电压源输出端连接高速0/八转换器八和高速0/八转换器8的电压参考端，提供相同的基准电压。
[0008]本发明的有益效果是:由于采用了温度漂移和时间漂移小、但精度高的数字处理装置，改善了锁相调频电路宽带调制平坦特性随温度和使用时间变化的影响。本发明克服了现有技术宽带调制平坦特性随温度漂移和时间漂移的影响。
【专利附图】
【附图说明】
[0009]图1是本发明的结构示意图；
[0010]图中，1-高速八/0转换器，可编程逻辑器件，3-高速0/八转换器八，4~模拟低通滤波器，5-高速0/八转换器8，6-频率参考源，7-频率合成器芯片，8-环路低通滤波器，9-压控振荡器，10-数字处理装置，11-锁相调频电路，12-宽带调频信号，13-基带信号8，14-基带信号八，15-高速八/0转换器系统时钟，16-4/0量化数据，17-低通滤波后数据，18-高速0/八转换器八系统时钟，19-高速0/八转换器8系统时钟，20-延时处理后的八/0量化数据，21-原始基带信号时钟，22-原始基带信号，23-基带信号0，24-基带信号0，25-基准电压源。
【具体实施方式】
[0011]下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。
[0012]本发明采用数字处理装置和公知的锁相调频电路。所述数字处理装置包括高速八/0转换器以可编程逻辑器件，高速0/纟转换器纟，高速0/纟转换器8，模拟低通滤波器，基准电压源等。
[0013]所述的？？以可编程逻辑器件与高速八/0转换器、高速0/八转换器八、高速0/八转换器8、压控振荡器及频率合成器芯片连接。？？以可编程逻辑器的10 口与高速0/八转换器八、高速0/八转换器8的数字输入端为一对一连接，即？？以可编程逻辑器件的一个10 口连接一位高速0/八转换器的数字输入端；？？以可编程逻辑器的10 口与高速八/!)转换器的数字输出端一对一连接。
[0014]所述的高速0/八转换器八的模拟输出端与模拟低通滤波器连接。所述的高速0/八转换器8的模拟输出端与压控振荡器的电压调谐端连接。所述的基准电压源输出端连接高速0/八转换器八和高速0/八转换器8的电压参考端，为其提供相同的基准电压。
[0015]？？以可编程逻辑器件内包含两个模块:基带信号处理模块、低通滤波模块。
[0016]所述的基带信号处理模块功能，一是接收原始基带信号和原始基带信号时钟，对原始基带信号进行缓存滤波处理后产生基带信号八、并将基带信号纟输出至高速八/0转换器的模拟输入端；二是产生高速八/0转换器的系统时钟，并接收高速八/0转换器输出的八/0量化数据；三是将接收的八/0量化数据输出至低通滤波器模块，并为低通滤波器模块提供系统时钟；四是将接收的八/0量化数据进行延时等处理后，输出至高速0/八转换器8的数字输入端，并为高速0/八转换器8提供系统时钟。
[0017]所述的低通滤波模块功能，一是接收来自基带信号处理模块的八/0量化数据和系统时钟；二是对八/0量化数据进行III？或？II？等类型的低通滤波，滤波后的数据输出至高速0/八转换器八的数子输入端；三是配置锁相调频电路中频率合成器芯片的内部寄存器。
[0018]所述的低通滤波模块中，要求III？或低通滤波器3(18通带截止频率？满足？=21⑷其中~为锁相调频电路中锁相环的分频比，? 为锁相调频电路中压控振荡器的电调灵敏度、单位、为锁相调频电路中频率合成器芯片的鉴相灵敏度、单位7/^(1。
[0019]所述的高速八/0转换器选用8位以上的高速模数转换器，其功能是量化来自？？以可编程逻辑器件的基带信号八，并把八/0量化数据输入至？？以可编程逻辑器件基带信号处理模块中。
[0020]所述的高速0/八转换器八选用8位以上的高速数模转换器，其功能是把来自？？以可编程逻辑器件中低通滤波模块滤波后数据转换成基带信号8。
[0021]所述的模拟低通滤波器输出连接到环路低通滤波器的输入端，模拟低通滤波器的作用是滤除高速0/八转换器八输出基带信号8中的镜像频率信号，模拟低通滤波器的输出信号为基带信号0。
[0022]所述的高速0/八转换器8选用8位以上的高速数模转换器，其功能是把来自？？以可编程逻辑器件中基带信号处理模块中延时处理后的八/0量化数据转换成基带信号0。
[0023]所述锁相调频电路是一般公知的锁相环电路，包含频率参考源，频率合成器芯片，？？以可编程逻辑器件，环路低通滤波器，压控振荡器。所述的？？以可编程逻辑器件是用来配置频率合成器芯片的内部寄存器。所述的频率参考源为频率合成器芯片提供参考频率。所述的压控振荡器输出信号至频率合成器芯片，经频率合成器芯片内部分频器分频后与外部参考频率在内部鉴相器进行相位比较，输出直流误差电压。直流误差电压通过环路低通滤波器，经环路低通滤波器滤除直流误差电压中的鉴相频率和高频噪声后输入到压控振荡器的电压调谐端，完成锁相环电路的闭环锁相控制。
[0024]所述的基带信号和基带信号0分别连接到环路低通滤波器的输入端和压控振荡器的电压调谐端，锁相调频电路中压控振荡器的输出信号即为宽带调频信号。
[0025]装置实施例:参照图1，本发明的装置包括数字处理装置10和锁相调频电路11。所述数字处理装置10包括高速纟/0转换器1，？？以可编程逻辑器件2，高速0/纟转换器八3，高速0/纟转换器85，模拟低通滤波器4，基准电压源25等。
[0026]锁相调频电路11是一般公知的锁相环电路，包含频率参考源6，频率合成器芯片7，环路低通滤波器8，压控振荡器9等。所述的频率合成器芯片7接频率参考源6、？？以可编程逻辑器件2和环路低通滤波器8。所述的环路低通滤波器8输出接压控振荡器9的电压调谐端。所述的可编程逻辑器件2是用来配置频率合成器芯片7的内部寄存器。
[0027]所述的？？以可编程逻辑器件2连接高速八/0转换器1、高速0/八转换器八3和高速0/八转换器85。？？以可编程逻辑器件2内包含两个模块:基带信号处理模块、低通滤波模块。
[0028]所述的高速0/八转换器八3的模拟输出端与模拟低通滤波器4连接。所述的高速0/八转换器85的模拟输出端与压控振荡器9的电压调谐端连接。所述的基准电压源25的输出端连接高速0/八转换器八3和高速0/八转换器85，为其提供相同的基准电压。
[0029]所述的模拟低通滤波器4输出接环路低通滤波器8的输入端。所述的模拟低通滤波器4的通带截止频率需远大于原始基带信号22的频率，阻带截止频率需对高速0/八转换器八3的第一镜像频率及其高次的镜像频率有抑制能力。
[0030]所述的原始基带信号22进入？？以可编程逻辑器件2中的基带信号处理模块。所述的？？以可编程逻辑器件2中的基带信号处理模块将接收到原始基带信号22缓存滤波后，输出基带信号八14至高速八/0转换器1。所述的原始基带信号时钟21进入？？以可编程逻辑器件2中的基带信号处理模块，通过？？以内的锁相环倍频产生高速八/0转换器系统时钟15、高速0/八转换器八系统时钟18。所述的高速八/0转换器系统时钟15输出至高速八/0转换器1，为高速八/0转换器1提供采样时钟。所述的基带信号处理模块接收来自高速八/0转换器1输出的八/0量化数据16，并将八/0量化数据16送至？？以可编程逻辑器件2中的低通滤波模块。所述的基带信号处理模块将接收到八/0量化数据16进行缓存滤波、延时等处理，得到的延时处理后的八/0量化数据20输出至高速0/八转换器85的数字输入端；所述的基带信号处理模块产生高速0/八转换器8系统时钟19，输出至高速0/八转换器85的时钟输入端，为高速0/八转换器85提供系统时钟。
[0031]所述的高速0/八转换器85输出基带信号024输出至锁相调频电路11中压控振荡器9的电压调谐端，用于直接锁相调频，实现基带信号13中高频分量的直接调频。
[0032]所述的？？以可编程逻辑器件2中的低通滤波模块，接收来自基带信号处理模块的八/0量化数据16和高速0/八转换器八系统时钟18。以高速0/八转换器八系统时钟18作为系统时钟对八/0量化数据16进行？II？或III？等类型低通滤波，产生的低通滤波后数据17输出给高速0/八转换器八3的数字输入端。所述的高速0/八转换器八系统时钟18、高速0/八转换器8系统时钟19和高速八/0转换器系统时钟15为同一个时钟源，高速0/八转换器八系统时钟18输出至高速0/八转换器八3的时钟输入端，为高速0/八转换器八3提供系统时钟。所述的高速0/八转换器八系统时钟18的频率要远大于原始基带信号时钟21的频率。
[0033]所述的基带信号813进入模拟低通滤波器4滤除高速0/八转换器八3产生的镜像频率。所述的模拟低通滤波器4输出为基带信号023，基带信号023进入锁相调频电路11中的环路低通滤波器8的输入端，完成基带信号13中低频分量的间接调频。锁相调频电路11的输出即为平坦特性稳定的宽带调频信号12。
【权利要求】
1.一种改善锁相调频电路宽带调制平坦度的数字处理装置，包括高速A/D转换器、FPGA可编程逻辑器件、高速D/A转换器A、高速D/A转换器B和模拟低通滤波器，其特征在于:所述的FPGA可编程逻辑器件内包含基带信号处理模块和低通滤波模块；所述的基带信号处理模块接收原始基带信号和原始基带信号时钟，对原始基带信号进行缓存滤波处理产生基带信号A，并将基带信号A输出至高速A/D转换器；基带信号处理模块接收高速A/D转换器输出的A/D量化数据并分为两路，一路A/D量化数据直接输出至低通滤波器模块，另一路A/D量化数据进行延时后输出至高速D/A转换器B ;所述的基带信号处理模块为高速A/D转换器、高速D/A转换器A、高速D/A转换器B和低通滤波器模块提供系统时钟；所述的低通滤波模块对A/D量化数据进行低通滤波后输出至高速D/A转换器A，并配置锁相调频电路中频率合成器芯片的内部寄存器；所述的高速D/A转换器A把来自低通滤波模块的数据转换成基带信号B，通过模拟低通滤波器滤除镜像频率信号，转换为基带信号C输出到锁相调频电路中的环路低通滤波器；所述的高速D/A转换器B把来自基带信号处理模块的A/D量化数据转换成基带信号D，输出至锁相调频电路中的压控振荡器的电压调谐端。
2.根据权利要求1所述的改善锁相调频电路宽带调制平坦度的数字处理装置，其特征在于:所述的低通滤波模块中，低通滤波器3dB通带截止频率f满足f = 2 π N/kvkd，其中N为锁相调频电路中锁相环的分频比，kv为锁相调频电路中压控振荡器的电调灵敏度，1^为锁相调频电路中频率合成器芯片的鉴相灵敏度。
3.根据权利要求1所述的改善锁相调频电路宽带调制平坦度的数字处理装置，其特征在于:还包括基准电压源，所述的基准电压源输出端连接高速D/A转换器A和高速D/A转换器B的电压参考端，提供相同的基准电压。
【文档编号】H03L7/18GK104378107SQ201410627415
【公开日】2015年2月25日 申请日期:2014年11月10日 优先权日:2014年11月10日
【发明者】孙文友, 段哲民, 祝小平, 宋祖勋, 胡永红, 张小林 申请人:西北工业大学