一种放大器输出限幅电路的利记博彩app
【专利摘要】本发明公开了一种放大器输出限幅电路，包括限幅电路和带共模反馈的全差分运算放大器两部分，该电路巧妙的利用了PMOS管的阈值电压作为限制运放输出幅度的最大幅值，限幅电路PMOS输入管会随着接入到其栅、源两端输出与输入之间的差模电压大小的变化，导通或截止，若差模电压大于PMOS输入管的阈值电压，PMOS管导通，限幅电路工作，该电路具有结构简单，功耗极低且非常便于集成的优点。
【专利说明】—种放大器输出限幅电路
【技术领域】
[0001]本发明用于集成电路设计领域，具体涉及一种放大器输出限幅电路。
【背景技术】
[0002]在当前模拟CMOS集成电路设计领域，特别是射频信号接收器中，通常接收器需要对接收信号的强度进行量化，由于射频信号的变化范围较大，为了使接收信号满足接收器的量化范围且具有良好的线性度，通常的办法是在接收射频信号通路上加上自动增益控制电路，接收器根据量化后的接收信号的强度改变自动增益控制电路的增益，使接收信号强度控制在合理的可量化范围内。然而，这种电路结构相对较为复杂，会造成比较大功耗与面积的开销。当然，也可以采取一种更为直接的方式，对射频通路上的放大器输出进行合理限幅，使放大器的输出不会随着输入信号的不断增大而持续放大。
【发明内容】
[0003]本发明要解决的问题在于:针对当前射频信号接收器中的技术需求与弊端，提出了一种放大器输出限幅电路，本发明的主要特征在于:
所述电路结构包括限幅电路和带共模反馈的全差分运算放大器两部分，差分输入信号(Vin)接放大器(DIFF_0P)的负输入端，差分输入信号(Vip)接放大器(DIFF_0P)的正输入端，差分输出信号(Vm)接放大器(DIFF_0P)的负输出端，差分输出信号(Vw)接放大器(DIFF_0P)的正输出端；第一 NMOS管(NI)的漏极与第一 PMOS管(Pl)的漏极相连，同时接到第一 PMOS管(Pl)的栅极，还接到第二 PMOS管(P2)的栅极，第一 NMOS管(NI)的栅极接第二NMOS管(N2)的栅极，同时还接到第二 NMOS管(N2)的漏极，第一 NMOS管(NI)的源级接地，第二 NMOS管(N2)的漏极接第六PMOS管(P6)的漏极，第二 NMOS管(N2)的源级接地，第六PMOS管(P6)的栅极接放大器(DIFF_0P)的正输出端(Vtff),第六PMOS管(P6)的源级接放大器(DIFF_0P)的负输入端(VIN)，第四PMOS管(P4)的漏极接放大器(DIFF_0P)的负输入端(Vin)，第四PMOS管(P4)的栅极接第三PMOS管(P3 )的栅极，同时还接到第三PMOS管(P3 )的漏极，第四PMOS管(P4)的源级接电源(VDD)，第三PMOS管(P3 )的漏极接第四NMOS管(N4)的漏极，第三PMOS管(P3)的源级接电源(VDD)，第四NMOS管(N4)的栅极接第三NMOS管(N3)的栅极，同时接到第三匪OS管(N3)的漏极，第四NMOS管(N4)的源级接地，第三NMOS管(N3)的漏极接第五PMOS管(P5)的漏极，第三NMOS管(N3)源级接地，第五PMOS管(P5)的栅极接放大器(DIFF_0P)的负输出端(VM)，第五PMOS管(P5)的源级接放大器(DIFF_0P)的正输入端(VIP)，第二 PMOS管(P2)的漏极接放大器(DIFF_0P)的正输入端(VIP)，第二 PMOS管(P2)的源级接电源(VDD)。
[0004]本发明的主要特点在于:
1.在一个带共模反馈的全差分运算放大器电路中加入一个限幅电路，该限幅电路巧妙的利用了 PMOS输入管的阈值电压作为放大器输出的最大幅值，限幅电路PMOS如入管会随着输入、输出幅度的增大而导通，从而实现限幅的作用；2.该限幅电路结构非常简单，仅由十个MOS管组成，面积小，功耗低且便于集成。
【专利附图】
【附图说明】
[0005]图1本发明提出的一种放大器输出限幅电路结构。
【具体实施方式】
[0006]以下结合附图，详细说明发明公开的一种放大器输出限幅电路结构。
[0007]在本发明的实施例中，如图1所示，电路结构包括限幅电路和带共模反馈的全差分运算放大器两部分，差分输入信号VIN接放大器DIFF_0P的负输入端，差分输入信号VIP接放大器DIFF_0P的正输入端，差分输出信号VON接放大器DIFF_0P的负输出端，差分输出信号VOP接放大器DIFF_0P的正输出端；第一 NMOS管NI的漏极与第一 PMOS管Pl的漏极相连，同时接到第一 PMOS管Pl的栅极，还接到第二 PMOS管P2的栅极，第一 NMOS管NI的栅极接第二 NMOS管N2的栅极，同时还接到第二 NMOS管N2的漏极，第一 NMOS管NI的源级接地，第二 NMOS管N2的漏极接第六PMOS管P6的漏极，第二 NMOS管N2的源级接地，第六PMOS管P6的栅极接放大器DIFF_0P的正输出端Vtff,第六PMOS管P6的源级接放大器DIFF_OP的负输入端Vin，第四PMOS管P4的漏极接放大器DIFF_0P的负输入端Vin，第四PMOS管P4的栅极接第三PMOS管P3的栅极，同时还接到第三PMOS管P3的漏极，第四PMOS管P4的源级接电源VDD，第三PMOS管P3的漏极接第四NMOS管N4的漏极，第三PMOS管P3的源级接电源VDD，第四NMOS管N4的栅极接第三NMOS管N3的栅极，同时接到第三NMOS管N3的漏极，第四NMOS管N4的源级接地，第三NMOS管N3的漏极接第五PMOS管P5的漏极，第三NMOS管N3源级接地，第五PMOS管P5的栅极接放大器DIFF_0P的负输出端VM，第五PMOS管P5的源级接放大器DIFF_0P的正输入端VIP，第二 PMOS管P2的漏极接放大器DIFF_0P的正输入端Vip，第二 PMOS管P2的源级接电源VDD。
[0008]当运放的输入输出摆幅较小时，由于PMOS管P5的栅极，也就是运放DIFF_0P的负输出端Vqn与PMOS管P5的源级，也就是运放DIFF_0P的正输入端Vip共模电压相等，瞬时差模电压的最大值又小于PMOS管P5的阈值电压，此时，PMOS管P5不会导通，限幅电路不工作；随着运放输入摆幅的增大，输出摆幅也会增大，当PMOS输入管P5的栅端电压Vm与PMOS输入管P5的源端电压Vip,其瞬时差模电压大于PMOS管P5的阈值电压时,PMOS管P5导通，此时，会有电流通过NMOS管N3流向地，导致PMOS管P5的源端Vip电压降低，同样道理，当运放的输入输出摆幅较小时，由于PMOS管P6的栅极，也就是运放DIFF_0P的正输出端Vqp与PMOS管P5的源级，也就是运放DIFF_0P的负输入端Vin共模电压相等，瞬时差模电压的最大值又小于PMOS管P6的阈值电压，此时，PMOS管P6不会导通，限幅电路不工作；随着运放输入摆幅的增大，输出摆幅也会增大，当PMOS输入管P6的栅端电压Vtff与PMOS输入管P6的源端电压VIN，其瞬时差模电压大于PMOS管P6的阈值电压时，PMOS管P6导通，此时，会有电流通过NMOS管N2流向地，导致PMOS管P6的源端Vin电压降低，从而达到限制运放输入信号幅度，进一步限制运放输出信号幅度的目的。限幅电路通过镜像NMOS管N3、N2，将左右两边电路连接在一起构成了一个完全对称的反馈环路，这主要是保证输入输出差模幅度的一致性。
[0009]综上所述，限幅电路巧妙的利用了 PMOS管的阈值电压作为限制运放输出幅度的最大幅值，使得运放的输出幅度得到了有效限制且保持了良好的线性度，且该电路结构简单，功耗极低。
【权利要求】
1.一种放大器输出限幅电路，其特征在于，所述电路结构包括限幅电路和带共模反馈的全差分运算放大器两部分，差分输入信号(Vin)接放大器(DIFF_OP)的负输入端,差分输入信号(Vip)接放大器(DIFF_OP )的正输入端，差分输出信号(Vm)接放大器(DIFF_OP )的负输出端，差分输出信号(Vtff)接放大器(DIFF_OP)的正输出端；第一 NMOS管(NI)的漏极与第一 PMOS管(PI)的漏极相连，同时接到第一 PMOS管(PI)的栅极，还接到第二 PMOS管(P2 )的栅极，第一 NMOS管(NI)的栅极接第二 NMOS管(N2)的栅极，同时还接到第二 NMOS管(N2)的漏极，第一 NMOS管(NI)的源级接地，第二 NMOS管(N2)的漏极接第六PMOS管(P6)的漏极，第二 NMOS管(N2)的源级接地，第六PMOS管(P6)的栅极接放大器(DIFF_0P)的正输出端第六PMOS管(P6)的源级接放大器(DIFF_0P)的负输入端(VIN)，第四PMOS管(P4)的漏极接放大器(DIFF_0P)的负输入端(VIN)，第四PMOS管(P4)的栅极接第三PMOS管(P3)的栅极，同时还接到第三PMOS管(P3)的漏极，第四PMOS管(P4)的源级接电源(VDD)，第三PMOS管(P3)的漏极接第四NMOS管(N4)的漏极，第三PMOS管(P3)的源级接电源(VDD)，第四NMOS管(N4)的栅极接第三NMOS管(N3)的栅极，同时接到第三NMOS管(N3)的漏极，第四NMOS管(N4)的源级接地，第三NMOS管(N3)的漏极接第五PMOS管(P5)的漏极，第三NMOS管(N3)源级接地，第五PMOS管(P5)的栅极接放大器(DIFF_0P)的负输出端(Vw)，第五PMOS管(P5)的源级接放大器(DIFF_0P)的正输入端(VIP)，第二 PMOS管(P2)的漏极接放大器(DIFF_0P)的正输入端(VIP)，第二 PMOS管(P2)的源级接电源(VDD)。
【文档编号】H03F3/45GK104242843SQ201410454699
【公开日】2014年12月24日 申请日期:2014年9月9日 优先权日:2014年9月9日
【发明者】王志鹏 申请人:长沙景嘉微电子股份有限公司