一种用于连续型Sigma_Delta ADC的高性能DAC电路的利记博彩app
【专利摘要】本发明公开了一种用于连续型Sigma_Delta?ADC的高性能DAC，ADC的参考电压通过分压得到积分器的共模电平和比较器的参考电平，同时也作为DAC的参考，如果参考电压所在的支路上存在电流通路，那么参考电压就存在电流负载，由于DAC随ADC的输出码流控制反馈回输入，这样反馈支路的电流将会是一个随频率变化的值，导致参考电压不稳定。本发明针对这种情况发明了一种DAC电路，使得参考电压的电流负载在整个ADC的转换过程中都是恒定的，使得参考电压稳定，大大提高了DAC的性能。
【专利说明】—种用于连续型Sigma_Delta ADC的高性能DAC电路
【技术领域】
[0001]本发明主要涉及ADC的设计领域，特指一种高稳定输入参考的DAC电路。
【背景技术】
[0002]对于模拟集成电路而言，各种模拟电路模块都需要提供一个与电源和温度不相关的基准电压，而这个基准电压模块集成在芯片内部有利于降低应用的成本，但是一块芯片上往往有多个模拟模块，各个模块对带隙电压的要求都不一样，各种不一样的负载将导致带隙难于满足多种需求通用，而芯片中集成的带隙基准模块不可能很多，这就意味着带隙电压模块一般要满足通用，这样就对带隙基准电压模块的要求越来越高，导致带隙基准电压的设计难度加大。例如无线收发芯片中的一些高稳定、高性能和高频率电路，如高精度模数转换器(ADC)、高精度数模转换器(DAC)、LD0、PLL等，这类电路通常都需要一个高质量的带隙参考电路提供稳定的电压，因此尽量降低带隙模块负载的要求，使其满足一定的通性，这样才能在设计复杂系统芯片达到高性能的同时，降低带隙模块的设计要求，缩短设计周期，减小设计成本。
【发明内容】
[0003]本发明要解决的问题就在于:针对现有技术存在的问题，提出一种用于ADC中的高稳定度的参考电压的DAC。
[0004]本发明提出的解决方案为:本电路通过采用额外的一组开关和一个运放，将参考电压的负载在ADC输出码流的控制的A的值为O的时候，不引入电流，而在A为I的时候，引入一个与A=O时同样大小的电流，从而保持A在O和I的时候，参考电压的电流负载12始终是恒定值。
【专利附图】
【附图说明】
[0005]图1是本发明的电路原理示意图。
【具体实施方式】
[0006]以下将结合附图和具体实施对本发明做进一步详细说明。
[0007]针对图1中的左下角的常规DAC可知，参考电压经过DAC电阻分压之后，反馈到输入端VI，与输入信号相加，电流12在一位DAC反馈后产生两个值，A为O的时候反馈到输入的值是参考电压VREF，A为I的时候反馈到输入的值是零。在A为O的时候，Sffl闭合SW2断开，反馈到输入的值是参考电压VREF，V1=V2为VREF/2，所以12为VREF/(2R);在A为I的时候，Sffl断开SW2闭合，反馈电压为零，参考电压到Vl没有通路，所以12为0，而A是0/1是由ADC调制器的输出码流控制，这样12就为一个与码流同频率的脉冲电流，参考电压的负载也就是一个与码流同频率的脉冲电流。如图1右下角所示的本发明DAC电路，为了使参考电压的负载为一个恒定的电流，在DAC中引入了一个运放0P3和一组开关SW3和Sff4,开关SW3和SW4的控制与SWl和SW2的开关控制顺序相反，这样，在A为O的时候，开关SWl闭合SW2断开，提供VREF到达Vl的通路，12’为VREF/(2R)，右面的开关SW3断开SM闭合，不形成到V3的通路，12’ ’为O，这样I2=VREF/ (2R);在A为I的时候，开关Sffl断开SW2闭合，不提供VREF到达Vl的通路，12’为O，开关SW3闭合SW4断开，形成到V3的通路，由于 V2=V3=VREF/ (2),12"为 VREF/ (2R)，I2=VREF/ (2R)。这样无论 ADC 输出的码流是什么，电流12始终是恒定的值VREF/(2R)。
【权利要求】
1.一种用于连续型Sigma_Delta ADC的高性能DAC电路,其特征在于: Sigma_Delta ADC如结构图所示，VIN作为ADC的输入，经过电阻RO与运放OPl的负输入端相连，同时连接到DAC的输出，电容CO连接在运放OPl的负输入端和输出端两端，OPl的输出连接到比较器0P2的负输入端口，0P2的输出连接了一个锁存器，锁存器的输出分别作为DAC的输入和数字抽取滤波器的输入，最后数字抽取滤波器的输出即为连续型Sigma_Delta ADC的输出； DAC与ADC输入的连接从DAC的结构图所示，参考电压VREF连接Rl和R2的一端，Rl与开关SWl和开关SW3相连，SWl的另一端与OPl的负输入端Vl相连，同时Vl与SW2相连，SW2的另一端与R3和SW4相连，R3的另一端连接到地，SW3的另一端与V3相连，V3与SM的另一端和运放0P3的输出端相连，R2的另一端与V2相连，V2与R4和运放0P3的正输入端相连，最后R4的另一端连接到地，V2同时连接到OPl和0P2和正输入端，流过Rl的电流为12，流过R2的电流为II，流过开关SWl的电流为12’，流过开关SW3的电流为12’ ’，Sffl和SW4的控制信号是AN，SW2和SW3的控制信号是A，其中R0=R1=R2=R3=R4=R，并假设开关为理想，运放的增益为无穷大，A与AN为相反逻辑。
【文档编号】H03M3/02GK104184477SQ201410435977
【公开日】2014年12月3日 申请日期:2014年9月1日 优先权日:2014年9月1日
【发明者】邓翔 申请人:长沙景嘉微电子股份有限公司