一种高速时钟信号传输系统及方法
【专利摘要】本发明涉及一种高速时钟信号传输系统及方法，包括时钟驱动电路(1)、时钟传输电缆(2)、时钟接收电路(3)和N端匹配电路(4)；所述时钟驱动电路(1)采用LVPECL电路，其P输出端作为正常的时钟输出端，通过时钟传输电缆(2)与时钟接收电路(3)连接；其N输出端与N端匹配电路(4)连接；所述LVPECL电路输出采用直流耦合或交流耦合，通过对N端匹配电路的设计，可实现LVPECL电路单端输出，仅P输出端通过同轴电缆连接接收电路，解决了现有技术中LVPECL电路必须使用专用射频差分电缆的问题，使用普通同轴电缆即可实现时钟传输，大大减低了成本，且本发明电路结构简单，容易实现。
【专利说明】一种局速时钟信号传输系统及方法
【技术领域】
[0001]本发明涉及时钟信号传输领域，尤其涉及一种高速时钟信号传输系统及方法。
【背景技术】
[0002]信号采集与回放是雷达、声纳和电子对抗系统的重要组成部分，而时钟则是信号采集与回放的基准。频率稳定、低抖动的时钟可使信号采集获得高信噪比、信号回放获得较高的无杂散动态范围。
[0003]传统的时钟产生与分配系统中，主要使用功分器、混频器、滤波器、放大器等一系列模拟元件，通过模拟正弦波电平形式实现。在高速时钟系统中，使用模拟器件进行时钟产生与分配需要使用种类繁多、体积庞大器件实现。同时幅度一致性和相位一致性随着时钟频率的增加，逐渐变低。随着时钟频率的增高，使用传统模拟器件进行时钟产生与分配方法灵活性差的缺点逐渐显现出来。
[0004]为了改善上述缺点，目前提出了以数字电平形式进行高速时钟传输的方式。数字电平形式以 LVPECL (Low Voltage Positive Emitter-Coupled Logic)、LVDS (Low VoltageDifferential Signals)、CML(Current Mode Logic)这 3 种电平形式为代表。其中 LVPECL是一种非饱和型的数字逻辑电路，电路内晶体管工作在线性区或截止区，速度不受少数载流子的存储时间的限制，是现有各种数字电路中速度较快的一种，能满足高达1GHz工作速率的要求。在分布式系统中，LVPECL是一种差分电平形式，不能使用传统的同轴电缆进行传输，需要使用专用的射频差分电缆进行传输，而专用的射频差分电缆存在制作困难、造价昂贵的缺点，不适合在大批量生产的产品中使用。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种高速时钟信号传输系统及方法，解决传统正弦模拟时钟产生与分配需使用种类繁多、体积庞大器件实现，以及差分LVPECL电平传输时钟必须使用专用射频差分电缆的问题，本发明能够广泛应用于时钟产生、分配平台中，组成高速时钟传输系统。
[0006]本发明公开了一种基于单端LVPECL电路的高速时钟传输系统及方法，其基于LVPECL电平产生电路，通过P输出端、N输出端匹配电路的设计，系统互联设计，实现单端LVPECL电平在高速时钟传输系统的应用。
[0007]本发明解决上述技术问题的技术方案如下:一种高速时钟信号传输系统，包括时钟驱动电路、时钟传输电缆、时钟接收电路和N端匹配电路；
[0008]所述时钟驱动电路采用LVPECL电路，其P输出端作为正常的时钟输出端，通过时钟传输电缆与时钟接收电路连接；其N输出端与N端匹配电路连接；
[0009]当LVPECL电路采用交流耦合时，所述LVPECL电路的P输出端通过隔直电容ClO与时钟传输电缆连接，所述P输出端与隔直电容ClO之间连接对地偏置电阻RlO ;所述匹配电路包括隔直电容C20、电阻R20和对地偏置电阻R30，所述LVPECL电路的N输出端通过隔直电容C20、电阻R20接地，所述N输出端与隔直电容C20之间连接对地偏置电阻R30 ；
[0010]所述接收电路包括电阻R40，所述时钟传输电缆通过电阻R40接地。
[0011]本发明的有益效果是:本发明时钟驱动电路采用LVPECL电路，避免了传统模拟正弦波传输实现复杂，幅度一致性和相位一致性较难保证的缺点，其非常适于高速时钟输出系统，且利用LVPECL的P输出端进行时钟传输，N输出端进行匹配端接，实现单端LVPECL的应用，单端LVPECL形式可通过普通同轴电缆进行传输，无需定制制作困难、造价昂贵的专用射频差分电缆。
[0012]在上述技术方案的基础上，本发明还可以做如下改进。
[0013]进一步，所述所述时钟传输电缆2采用同轴电缆，其特征阻抗为50Ω。
[0014]进一步，所述电阻RlO和R30的阻值为Rt，所述电阻R20和R40的阻值为50 Ω，其中Rt的计算公式如下:
【权利要求】
1.一种高速时钟信号传输系统，其特征在于，包括时钟驱动电路(I)、时钟传输电缆(2)、时钟接收电路(3)和N端匹配电路⑷； 所述时钟驱动电路(I)采用LVPECL电路，其P输出端作为正常的时钟输出端，通过时钟传输电缆⑵与时钟接收电路⑶连接；其N输出端与N端匹配电路(4)连接； 当LVPECL电路采用交流耦合时，所述LVPECL电路的P输出端通过隔直电容ClO与时钟传输电缆(2)连接，所述P输出端与隔直电容ClO之间连接对地偏置电阻RlO ;所述匹配电路(4)包括隔直电容C20、电阻R20和对地偏置电阻R30，所述LVPECL电路的N输出端通过隔直电容C20、电阻R20接地，所述N输出端与隔直电容C20之间连接对地偏置电阻R30 ； 所述接收电路(3)包括电阻R40，所述时钟传输电缆(2)通过电阻R40接地。
2.根据权利要求1所述一种高速时钟信号传输系统，其特征在于，所述时钟传输电缆(2)采用同轴电缆，其特征阻抗为50 Ω。
3.根据权利要求1所述一种高速时钟信号传输系统，其特征在于，所述电阻RlO和R30的阻值为Rt，所述电阻R20和R40的阻值为50 Ω，其中Rt的计算公式如下: ? Vcco-\.W Rt =-
14 mA 其中，Vcco为LVPECL电路提供的电压，其值为2.5V或3.3V。
4.根据权利要求1所述一种高速时钟信号传输系统，其特征在于，所述电容ClO和C20为 0.1uF0
5.—种高速时钟信号传输系统,其特征在于,包括时钟驱动电路(I)、时钟传输电缆(2)、时钟接收电路(3)和N端匹配电路⑷； 所述时钟驱动电路(I)采用LVPECL电路，其P输出端作为正常的时钟输出端，通过时钟传输电缆⑵与时钟接收电路⑶连接；其N输出端与N端匹配电路(4)连接； 当LVPECL电路采用直流耦合时，所述匹配电路(4)包括电阻R50和截止电平，所述LVPECL电路的N输出端通过电阻R50连接到截止电平Vtt ； 所述接收电路(3)包括电阻R60，所述时钟传输电缆(2)通过电阻R60接到截止电平Vtt0
6.根据权利要求5所述一种高速时钟信号传输系统,其特征在于,所述时钟传输电缆(2)采用同轴电缆，其特征阻抗为50 Ω。
7.根据权利要求5所述一种高速时钟信号传输系统,其特征在于,所述电阻R50和R60的阻值为50 Ω。
8.根据权利要求5所述一种高速时钟信号传输系统，其特征在于，所述截止电平Vtt=Vcco-2V,其中，Vcco为LVPECL电路提供的电压。
9.一种高速时钟信号传输方法，其特征在于，包括如下步骤: 步骤1:时钟信号输入LVPECL电路； 步骤2:时钟信号从LVPECL电路的P输出端输出，通过直流耦合或交流耦合到时钟传输电缆，通过时钟传输电缆传输至时钟接收电路；LVPECL电路的N输出端通过直流耦合或交流耦合至N端匹配电路。
10.根据权利要求9所述一种高速时钟信号传输方法,其特征在于， 当LVPECL电路采用交流耦合时，时钟信号从LVPECL电路的P输出端通过对地偏置电阻RlO接地，通过隔直电容ClO传输至时钟传输电缆，通过时钟传输电缆传输至接收电路的电阻R40，电阻R40接地；LVPECL电路的N端输出通过对地偏置电阻R30接地，通过隔直电容C20和电阻R20接地； 当LVPECL电路采用直流耦合时，时钟信号从LVPECL电路的P输出端传输至时钟传输电缆，通过时钟传输电缆传输至接收电路的电阻R60，电阻R60接到截止电平Vtt ；LVPECL电路的N输出端通过电阻R50连接到截止电平Vtt。
【文档编号】H03K19/0185GK104135269SQ201410339832
【公开日】2014年11月5日 申请日期:2014年7月16日 优先权日:2014年7月16日
【发明者】马腾, 邬剑铭 申请人:北京无线电测量研究所