时间数字转换方法及时间数字转换器的制造方法
【专利摘要】本发明实施例提供一种时间数字转换方法及时间数字转换器，该方法包括：确定出相位超前信号与相位滞后信号；通过N路路选择信号将相位超前信号转换为N路相位超前子信号，将相位滞后信号转换为N路相位滞后子信号；将N路相位超前子信号分别输入第一延迟链中与该N路相位超前子信号一一对应的N个延迟单元，将N路相位滞后子信号分别输入第二延迟链中与该N路相位滞后子信号一一对应的N个延迟单元；每个测量周期内，判断出相位滞后子信号超前相位超前子信号的延迟单元，将参考时钟与反馈时钟的相位差转换为此前经过的延迟单元的级数j后输出，减小TDC增益的变化幅度，避免各延迟单元之间由于适配而引发的线性度降低和毛刺问题。
【专利说明】时间数字转换方法及时间数字转换器
【技术领域】
[0001]本发明实施例涉及电子技术，尤其涉及一种时间数字转换方法及时间数字转换器。
【背景技术】
[0002]全数字锁相环(All Digital Phase-Locked Loop, ADPLL)中的时间数字转换器(Time-Digital Converter, TDC),主要用于对高精度参考时钟与反馈时钟的相位进行比较得到相位差，将相位差转换为数字信号输出给环路滤波器并控制数字控制振荡器(Digital-Controlled Oscillator,DC0)的频率，使DCO的振荡频率是参考时钟的N倍，其中，N为N分频器的分频比，反馈时钟例如为DCO或DCO分频后的反馈时钟。TDC的重要指标包括测量精度、测量范围和线性度等。
[0003]现有技术中，为获得较大的测量范围、较高的测量精度，TDC多采用环状结构，如游标(Vernier) TDC，具体可参见图1，图1为现有技术中环状Vernier TDC的结构示意图。如图1所示，Vernier TDC包括两条延迟链:慢(Slow)环与快(Fast)环，Slow环包括N个延迟单元，如Si~SN，用于传输超前(Lead)信号，Fast环也包括N个延迟单元，如F1-Fn，用于传输迟滞(Lag)信号，各级延迟单元的输出均与触发器连接。该结构中，采用固定一级作为Lead/Lag的注入点，因此，对于某一固定输入，在TDC链中经过的延迟单元也固定。理想情况下，对于某一输入相位差Tinl = nXtra3,输出值为η ;对于输入相位差Tin2 = Tinl+tras,输
出值为n+1，TDC的增益为;P其中，tres为延迟单元的测量精度。
[0004]然而，实际实现时，各延迟单元之间存在失配，即各延迟单元的测量精度并不一样。以Vernier结构为例，每级的实际测量精度为tsl，ts2...，tfl,tf2…，其中，tsl+ts2+...+tsN = NXts, tfl+tf2+...+tffl = NXtf (ts 为 Slow 环的平均测量精度、tf SFast环的平均测量精度)。此时，第k级的延迟单元的输入相
位差
【权利要求】
1.一种时间数字转换方法，其特征在于，包括: 对参考时钟和反馈时钟进行相位比较以确定出相位超前信号与相位滞后信号； 通过一个伪随机二进制序列的N路选择信号，分别将所述相位超前信号转换为N路相位超前子信号，以及将所述相位滞后信号转换为N路相位滞后子信号，其中，N为伪随机二进制序列的元素的数目，且所述N路相位超前子信号中的第k路相位超前子信号与所述相位超前信号相同，其余各路相位超前子信号为固定电平，所述N路相位滞后子信号中的第k路相位滞后子信号与所述相位滞后信号相同，其余各路相位滞后子信号为固定电平，I≤k≤N，k为整数； 将所述N路相位超前子信号分别输入时间数字转换器TDC的第一延迟链中与所述N路相位超前子信号一一对应的N个延迟单元，以及将所述N路相位滞后子信号分别输入所述TDC的第二延迟链中与所述N路相位滞后子信号一一对应的延迟单元，其中，所述第一延迟链的延迟时间长于所述第二延迟链的延迟时间，且所述第一延迟链中的N个延迟单元相互级联，所述第二延迟链中的N个延迟单元相互级联； 经过j级延迟单元延迟后，判断所述第二延迟链中的相位滞后子信号的相位是否超前所述第一延迟链中的相位超前子信号的相位，其中，j = NXm+i，m为循环的圈数，i为循环m圈后又经过的延迟单元，m≤0, i≤N ; 若经过j级延迟单元后，所述第二延迟链中的相位滞后子信号的相位超前所述第一延迟链中的相位超前子信号的相位，则所述TDC输出所述j，以指示所述相位超前信号与所述相位滞后信号的相位差。
2.根据权利要求1所述的方法，其特征在于，所述经过j级延迟单元后，判断所述第二延迟链中的相位滞后子信号是否超前所述第一延迟链中的相位超前子信号之后，还包括: 若所述第j级的相位滞后子信号的相位超前所述第j级的相位超前子信号的相位，则生成指示相位比较结束的标识信号。
3.根据权利要求1或2所述的方法，其特征在于，所述通过一个伪随机二进制序列的N路选择信号，分别将所述相位超前信号转换为N路相位超前子信号，以及将所述相位滞后信号转换为N路相位滞后子信号之前，还包括: 采用伪随机比特序列生成所述N路选择信号。
4.根据权利要求1~3任一项所述的方法，其特征在于，所述第k路相位超前子信号与所述第k路相位滞后子信号，具体为: 若所述N路选择信号中的第k路选择信号为高电平，且所述N路选择信号中除所述第k路选择信号外的其他路选择信号为低电平，则所述第k路相位超前子信号与所述相位超前信号相同，所述第k路相位滞后子信号与所述相位滞后信号相同；或者， 若所述N路选择信号中的第k路选择信号为低电平，且所述N路选择信号中除所述第k路选择信号外的其他路选择信号为高电平，则所述第k路相位超前子信号与所述相位超前信号相同，所述第k路相位滞后子信号与所述相位滞后信号相同。
5.根据权利要求1~3任一项所述的方法，其特征在于，所述通过N路选择信号将所述相位超前信号转换为N路相位超前子信号，将所述相位滞后信号转换为N路相位滞后子信号，包括: 采用或门电路，通过N路选择信号将所述相位超前信号转换为N路相位超前子信号，将所述相位滞后信号转换为N路相位滞后子信号。
6.根据权利要求1~3任一项所述的方法，其特征在于，所述经过j级延迟单元后，判断所述第二延迟链中的相位滞后子信号的相位是否超前所述第一延迟链中的相位超前子信号相位，包括: 根据第j级延迟单元中的与门电路，判断所述第j级的相位滞后子信号的相位是否超前所述第j级的相位超前子信号的相位。
7.一种时间数字转换器，其特征在于，包括: 确定模块，用于对参考时钟和反馈时钟进行相位比较以确定出相位超前信号与相位滞后信号; 转换模块，用于通过一个伪随机二进制序列的N路选择信号，分别将所述确定模块确定出的所述相位超前信号转换为N路相位超前子信号，以及将将所述确定模块确定出的所述相位滞后信号转换为N路相位滞后子信号，其中，N为伪随机二进制序列的元素的数目，且所述N路相位超前子信号中的第k路相位超前子信号与所述相位超前信号相同，其余各路相位超前子信号为固定电平，所述N路相位滞后子信号中的第k路相位滞后子信号与所述相位滞后信号相同，其余各路相位滞后子信号为固定电平，I ^ k ^ N, k为整数； 输入模块，用于将所述转换模块转换得到的所述N路相位超前子信号分别输入时间数字转换器TDC的第一延迟链中与所述N路相位超前子信号一一对应的N个延迟单元，以及将所述转换模块转换得到的所述N路相位滞后子信号分别输入所述TDC的第二延迟链中与所述N路相位滞后子信号一一对应的N个延迟单元，其中，所述第一延迟链的延迟时间长于所述第二延迟链的延迟时间，且所述第一延迟链中的N个延迟单元相互级联，所述第二延迟链中的N个延迟单元相互互联； 判断模块，用于经过j级延迟单元延迟后，判断所述第二延迟链中的相位滞后子信号的相位是否超前所述第一延迟链中的相位超前子信号的相位，其中，j =NXm+i，m为循环的圈数，i为循环m圈后又经过的延迟单元，m ^ O, i ^ N ； 输出模块，用于当所述判断模块判断出经过j级延迟单元后，所述第二延迟链中的相位滞后子信号的相位超前所述第一延迟链中的相位超前子信号的相位时，则输出所述j，以指示所述相位超前信号与所述相位滞后信号的相位差。
8.根据权利要求7所述的时间数字转换器，其特征在于，还包括: 标识信号生成模块，用于当所述判断模块判断出经过j级延迟单元后，所述第j级的相位滞后子信号的相位超前所述第j级的相位超前子信号的相位时，生成指示相位比较结束的标识信号。
9.根据权利要求7或8所述的时间数字转换器，其特征在于，还包括: N路选择信号生成模块，用于在所述转换模块通过一个伪随机二进制序列的N路选择信号，分别将所述相位超前信号转换为N路相位超前子信号，以及将所述相位滞后信号转换为N路相位滞后子信号之前，采用伪随机比特序列生成所述N路选择信号。
10.根据权利要求7~9任一项所述的时间数字转换器，其特征在于，所述第k路相位超前子信号与所述第k路相位滞后子信号，具体为: 若所述N路选择信号中的第k路选择信号为高电平，且所述N路选择信号中除所述第k路选择信号外的其他路选择信号为低电平，则所述第k路相位超前子信号与所述相位超前信号相同，所述第k路相位滞后子信号与所述相位滞后信号相同；或者， 若所述N路选择信号中的第k路选择信号为低电平，且所述N路选择信号中除所述第k路选择信号外的其他路选择信号为高电平，则所述第k路相位超前子信号与所述相位超前信号相同，所述第k路相位滞后子信号与所述相位滞后信号相同。
11.根据权利要求7~9任一项所述的时间数字转换器，其特征在于， 所述转换模块，具体用于采用或门电路，通过N路选择信号将所述相位超前信号转换为N路相位超前子信号，将所述相位滞后信号转换为N路相位滞后子信号。
12.根据权利要求7~9任一项所述的时间数字转换器，其特征在于， 所述判断模块，具体用于根据第j级延迟单元中的与门电路，判断所述第j级的相位滞后子信号的相位是否超前所述第j级的相位超前子信号的相位。
【文档编号】H03L7/08GK103986461SQ201410238565
【公开日】2014年8月13日 申请日期:2014年5月30日 优先权日:2014年5月30日
【发明者】毛懿鸿, 高鹏, 朱年勇 申请人:华为技术有限公司