锁相环电路和锁相环电路中的相位比较方法

锁相环电路和锁相环电路中的相位比较方法
【专利摘要】公开了一种锁相环电路和锁相环电路中的相位比较方法，该锁相环电路包括：分频器，用于通过对振荡信号进行分频而生成具有周期T/M的分频信号，其中，M是大于或等于2的整数；相位比较器，用于通过对M个参考信号与分频信号进行逻辑异或计算而生成相位比较结果，这M个参考信号具有周期T并且各自顺序地偏移了时间间隔T/2M；环路滤波器，用于使用相位比较结果作为输入而生成电压信号；以及压控振荡器，用于通过以根据电压信号的频率进行振荡而生成振荡信号。
【专利说明】锁相环电路和锁相环电路中的相位比较方法

【技术领域】
[0001] 本文中的公开内容一般涉及锁相环（PLL)电路和PLL电路中的相位比较方法。

【背景技术】
[0002] PLL (锁相环)电路中生成的信号的相位噪声特性用作表示信号的纯度的指标。由 于相位噪声是影响无线装置的性能的特性，因此PLL电路的相位噪声是重要的性能指标。
[0003] -般地，PLL电路包括相位比较器、环路滤波器、VC0 (压控振荡器）和分频器。分 频器以分频比N对从VC0输出的振荡信号进行分频以生成分频信号。相位比较器将来自参 考振荡器的参考信号的相位与分频信号的相位进行比较，并且输出表示相位比较结果的信 号。环路滤波器计算表示相位比较结果的信号的积分，并且将具有根据积分结果的电压电 平的电压信号提供到VCO。VC0以根据该电压信号的频率进行振荡。在VC0根据环路滤波 器生成的电压信号进行振荡时，如果参考信号与分频信号之间的频率差为零，则电压信号 收敛于特定电压，并且PLL电路转变为锁定状态。
[0004] 图1是示出PLL电路中的典型相位噪声特性的示意图。横轴表示频率，并且纵轴 表示相位噪声功率。fo是PLL电路的振荡频率。PLL的相位噪声可以被分类为区域10的 相位噪声、区域11的相位噪声以及区域12的相位噪声。在区域10的相位噪声中，参考振 荡器处的相位噪声占主导。在区域11的相位噪声中，相位比较器处的相位噪声占主导。在 区域12的相位噪声中，VC0处的相位噪声占主导。注意，相位噪声是由于诸如电阻器的热 噪声、流过有源元件的电流的波动等主要原因而生成的。
[0005] 在上述相位噪声中，区域11的相位噪声对无线装置的性能具有较大影响。该区域 11的相位噪声或者SPLL在理论上可以由以下公式来表示。
[0006] SPLL ^ SPD/Kd2 · N2 · · · (1)
[0007] 其中，SPD表不相位比较器的输出噪声，Kd表不相位比较器的增益，并且N表不分频 器的分频比。如上，三个主要因素确定了区域11的相位噪声。从以上公式（1)可以理解， 区域11的相位噪声可以通过使得分频比N更小来减小。
[0008] 在一般的PLL电路中，参考信号和分频信号被设置为相同频率。与此相反，为了通 过使得分频比N更小而减小区域11的相位噪声，存在排列多个或Μ个相位比较器以将分频 比Ν减小至1/Μ的技术(例如，参见非专利文献1)。在该技术中，基于具有周期Τ的参考信 号生成Μ个参考信号，以使得所生成的Μ个参考信号具有周期Τ并且各自顺序地偏移了时 间间隔T/Μ。这Μ个相位比较器中的每一个均在这Μ个参考信号中的每一个的沿与具有周 期T/Μ的分频信号的对应沿之间执行相位比较。结果，在顺序地偏移了 T/Μ的定时获得这 多个（Μ个）相位比较器的输出。然后，通过利用SUM电路叠加这些输出，获得具有周期Τ/Μ 的相位比较结果。这使得可以生成频率比参考信号大N倍的振荡信号、同时分频比被设置 为N/Μ并且相位噪声减小了 1/M2倍而更小。
[0009] 然而，该技术具有以下问题：延迟电路的电路面积和功耗大；并且SUM电路的电路 面积和功耗也大。
[0010][现有技术文献]
[0011][专利文献]
[0012] [专利文献1]日本早期公开专利公布第3-58546号
[0013] [非专利文献]
[0014] [非专利文献 l]Tsutsumi, Koji, Takahashi, Yoshinori, Komaki, Masahiko, Tani guchi,Eiji, Shimozawa, Mitsuhiro, "A low noise multi-PFD PLL with timing shift circuit",Microwave Symposium Digest (MTT), 2012IEEE MTT-S International,On page(s):1-3


【发明内容】

[0015] 鉴于上述，期望具有利用简单电路减小相位噪声的PLL电路。
[0016] 根据本发明的至少一个实施例，PLL电路包括：分频器，用于通过对振荡信号进行 分频而生成具有周期T/M (其中，Μ是大于或等于2的整数）的分频信号；相位比较器，用于 通过对Μ个参考信号与分频信号进行逻辑异或计算而生成相位比较结果，这Μ个参考信号 具有周期Τ并且各自顺序地偏移了时间间隔Τ/2Μ ;环路滤波器，用于使用相位比较结果作 为输入而生成电压信号；以及压控振荡器，用于通过以根据电压信号的频率进行振荡而生 成振荡信号。
[0017] 根据本发明的至少一个实施例，PLL电路中的相位比较方法包括：生成具有周期Τ 并且各自顺序地偏移了时间间隔Τ/2Μ的Μ个参考信号；通过对压控振荡器生成的振荡信号 进行分频而生成具有周期T/Μ的分频信号；以及通过对Μ个参考信号与分频信号进行异或 (X0R)逻辑计算而执行相位比较。
[0018] 根据本发明的至少一个实施例，PLL电路可以利用简单电路减小相位噪声。

【专利附图】

【附图说明】
[0019] 图1是示出PLL电路中的典型相位噪声特性的示意图；
[0020] 图2是示出根据实施例的PLL电路的配置的示例的示意图；
[0021] 图3是示出逻辑异或计算的状态的时序图；
[0022] 图4是示出根据实施例的PLL电路的配置的另一示例的示意图；
[0023] 图5是示出逻辑异或计算的状态的时序图；
[0024] 图6是示出根据实施例的PLL电路的一般配置的示例的示意图；以及
[0025] 图7是示出延迟电路的配置的示例的示意图。

【具体实施方式】
[0026] 在以下，将参照附图描述本发明的实施例。
[0027] 图2是示出根据实施例的PLL电路的配置的示例的示意图。图2所示的PLL电路 包括参考振荡器20、相位比较器21、环路滤波器22、VC023和分频器24。注意，在图2和以 下类似的图中，功能块的框与其它功能块之间的边界基本上指定功能边界，这可能不一定 对应于物理位置边界、电信号边界、控制逻辑边界等。电路或功能块中的每一个均可以是在 一定程度上与其它块在物理上分离的硬件模块或者包括其它块的功能的硬件模块中的功 能。
[0028] 分频器24对从VC023输出的振荡信号进行N分频以生成分频信号Div。相位比较 器21将来自参考振荡器20的参考信号Ref 1的相位与分频信号Div的相位进行比较，以输 出表示相位比较结果的信号P〇ut2 (反映例如相位差的信号)。环路滤波器22计算表示相 位比较结果的信号P〇ut2的积分，并且将具有根据积分结果的电压电平的电压信号提供到 VC023。VC023以根据来自环路滤波器22的电压信号的频率进行振荡。在VC023根据环路 滤波器22生成的电压信号进行振荡时，如果参考信号Ref 1与分频信号Div之间的频率差 为零，则电压信号收敛于特定电压，并且PLL电路转变至锁定状态。
[0029] 如稍后将详细描述的，分频器24对来自VC023的振荡信号进行分频以生成具有周 期T/Μ的分频信号Div。这里，Μ是大于或等于2的整数，在该示例中为2。另外，T是由参 考振荡器20振荡的参考信号Ref 1的周期。相位比较器21对参考信号Ref 1至Ref 2与分频 信号Div进行逻辑异或计算以生成相位比较结果Pout2,其中，Μ (在该示例中为2)个参考 信号Ref 1至Ref2具有周期Τ并且各自顺序地偏移了时间间隔Τ/2Μ (在该示例中为Τ/4)。 如上所述，环路滤波器22接收相位比较结果作为输入以生成电压信号。此外，VC023以根 据电压信号的频率进行振荡以生成振荡信号。
[0030] 相位比较器21包括延迟电路31、X0R (逻辑异或)电路32和X0R电路33。延迟电 路31通过延迟具有周期T的参考信号Refl而生成M-1个(在该示例中为1个）参考信号 Ref2。如图2所示，相位比较器21包括串联连接的Μ个(在该示例中为两个)双输入X0R电 路。X0R电路当中的第一级处的X0R电路32对两个参考信号Ref 1至Ref2和分频信号Div 当中的任意两个信号进行逻辑异或计算。在该示例中，对参考信号Ref 1和分频信号Div进 行逻辑异或计算。除了第一级的X0R电路之外的X0R电路33对Μ个参考信号和分频信号 中剩余的任意一个与前级的X0R电路32的输出进行逻辑异或计算。在该示例中，对参考信 号Ref2与前级的X0R电路32的输出Poutl进行逻辑异或计算。
[0031] 注意，如果具有值1的输入位的数量是奇数，则M+1个输入（M+1位)的逻辑异或计 算的结果是1，或者如果具有值1的输入位的数量是偶数，则该结果是0。该逻辑异或计算可 以是利用（M+1)输入X0R电路算出的，或者可以由串联连接的Μ个双输入X0R电路来实现。 当如上配置时，可以向（Μ+1)个输入端子中的任一个施加输入信号中的任一个而不影响逻 辑异或计算的结果。因此，例如，可向X0R电路32的两个输入施加参考信号Ref 1至Ref2， 并且可向X0R电路33的两个输入施加 X0R电路32的输出和分频信号Div。
[0032] 图3是示出逻辑异或计算的状态的时序图。通过对分频信号Div和参考信号Ref 1 进行逻辑异或计算，获得X0R电路32的输出信号Poutl。此外，通过对X0R电路32的输出 信号Poutl与参考信号Ref2进行逻辑异或计算，获得X0R电路33的输出信号Pout2。如在 图3中可以看出，Μ个(在该示例中为两个）参考信号Ref 1至Ref2具有周期T并且各自顺 序地偏移了时间间隔T/2M (在该示例中为T/4)。作为相位比较结果的输出信号Pout2是 表示分频信号Div的上升沿或下降沿与相应参考信号Ref 1或Ref2的沿之间的每个相位差 的信号。即，相位差的大小对应于输出信号P〇ut2的每个脉冲的脉冲宽度。
[0033] 注意，图3所示的逻辑异或计算等同于对参考信号Refl至Ref2进行逻辑异或计 算、然后对以上逻辑异或的结果与分频信号Div进行逻辑异或计算。通过对参考信号Refl 至Ref2进行逻辑异或计算，生成周期等于分频信号Div的周期（T/2)、相位对应于参考信号 Refl至Ref2的相位并且频率大两倍的参考信号。而且，通过将逻辑异或计算应用于频率大 两倍的参考信号(周期T/2)和分频信号Div (周期T/2)来获得相位比较结果。
[0034] 在上述PLL电路中，参考信号Refl的周期和分频信号Div的周期具有比率1:1/M。 艮P，与对于参考信号和分频信号具有相同周期T的常见PLL电路相比，图2中的PLL电路对 于分频信号Div具有相对较小的周期(频率相对较大)。即，与常见PLL电路相比，在图2所 示的分频器24中分频比N较小。
[0035] 相位比较器的输出信号包括相位比较器生成的相位噪声，并且如以上公式（1)中 表示的，出现在PLL电路的输出振荡信号中的上述相位噪声引起的相位噪声与分频比N的 平方成比例。因此，通过使得分频比N更小，可以减小出现在PLL电路的输出振荡信号中的 相位噪声。以下将对此进行详细描述。在图2所示的PLL电路中，可以通过放置多个（M个） (在该示例中为两个）相位比较器而将分频器24的分频比减小到1/M。假设如上那样将分 频器24的分频比减小到Ν0/Μ。一般地，反馈增益是利用具有分频比N的分频器而获得的 1/N。因此，如果分频比是Ν0/Μ，则反馈增益是Μ/Ν0,这比减小分频比之前的增益1/N0大Μ 倍。如果反馈增益是Μ倍，则反馈量被放大Μ倍，并且对在反馈之后增加的噪声的贡献可以 限制于1/Μ。即，相位比较器噪声对PLL相位噪声的贡献变为小了 1/Μ倍。
[0036] 注意，在相位比较器生成的相位噪声中，由在输出的最终级处的晶体管生成的热 噪声、散粒噪声和闪变噪声占主导。因此，与单级X0R电路相比，如果如图2中的电路配置 中X0R电路在多个级中串联连接，则相位比较器生成的相位噪声几乎不改变。因此，图2中 的电路配置的相位噪声减小效果是明显显著的。
[0037] 图4是示出根据实施例的PLL电路的配置的另一示例的示意图。在图4中，以相 同或对应的附图标记引用与图2中的元件相同或对应的元件，并且相应地省略其描述。图 4所示的PLL电路包括参考振荡器20、相位比较器21Α、环路滤波器22、VC023和分频器24。
[0038] 分频器24对来自VC023的振荡信号进行分频以生成具有周期T/Μ的分频信号 Div。这里，Μ是大于或等于二的整数，在该示例中为四。另外，T是由参考振荡器20振荡的 参考信号Refl的周期。相位比较器21Α对参考信号Refl至Ref4与分频信号Div进行逻 辑异或计算以生成相位比较结果P〇ut4,其中，Μ个(在该示例中为四个）参考信号Ref 1至 Ref4具有周期T并且各自顺序地偏移了时间间隔T/2M (在该示例中为T/8 )。
[0039] 相位比较器21A包括延迟电路31-1至31-3和X0R电路32至35。延迟电路31-1 至31-3通过分别以不同的延迟时间延迟具有周期T的参考信号Refl而生成M-1个(在该 示例中为三个)参考信号Ref2至Ref4。如图4所示，相位比较器21A包括串联连接的Μ个 (在该示例中为四个)双输入X0R电路。X0R电路当中的第一级处的X0R电路32对四个参考 信号Refl至Ref4和分频信号Div当中的任意两个信号进行逻辑异或计算。在该示例中， 对参考信号Refl和分频信号Div进行逻辑异或计算。除了第一级的X0R电路之外的X0R 电路33至35中的每一个对Μ个参考信号和分频信号中剩余的任意一个与前级的X0R电路 的输出进行逻辑异或计算。在该示例中，对参考信号之一和前级的X0R电路的输出进行逻 辑异或计算。
[0040] 注意，如果具有值1的输入位的数量是奇数，则Μ+1个输入（Μ+1位)的逻辑异或计 算的结果是1，而如果具有值1的输入位的数量是偶数，则该结果是0。该逻辑异或计算可 以利用（Μ+1)输入X0R电路来计算，或者可以利用串联连接的Μ个双输入X0R电路来实现。 当如上配置时，可以向M+1个输入端子中的任一个施加输入信号中的任一个而不会影响逻 辑异或计算的结果。因此，例如，可向XOR电路32的两个输入施加参考信号Ref 1至Ref2。 在该情况下，可向XOR电路33和34的两个输入分别施加参考信号Ref3至Ref4和前级的 XOR电路的输出，并且可向XOR电路35的两个输入施加 XOR电路34的输出和分频信号Div。
[0041] 图5是示出逻辑异或计算的状态的时序图。通过对分频信号Div与参考信号Ref 1 进行逻辑异或计算，获得XOR电路32的输出信号Poutl。此外，通过对XOR电路32的输出 信号Poutl与参考信号Ref2进行逻辑异或计算，获得X0R电路33的输出信号Pout2。此 夕卜，通过对X0R电路33的输出信号Pout2与参考信号Ref3进行逻辑异或计算，获得X0R电 路34的输出信号Pout3。最终，通过对X0R电路34的输出信号Pout3与参考信号Ref4进 行逻辑异或计算，获得X0R电路35的输出信号Pout4。如在图5中可以看出，Μ个(在该示 例中为四个）参考信号Refl至Ref4具有周期Τ并且各自顺序地偏移了时间间隔Τ/2Μ (在 该示例中为T/8)。作为相位比较结果的输出信号Pout4是表示分频信号Div的上升沿或下 降沿与参考信号中的相应一个的沿之间的每个相位差的信号。即，相位差的大小对应于输 出信号Pout4的每个脉冲的脉冲宽度。
[0042] 注意，图5所示的逻辑异或计算等同于对参考信号Refl至Ref4进行逻辑异或计 算、然后对以上逻辑异或的结果与分频信号Div进行逻辑异或计算。通过对参考信号Refl 至Ref4进行逻辑异或计算，生成周期等于分频信号Div的周期（T/4)、相位对应于参考信号 Ref 1至Ref4的相位并且频率是四倍大的参考信号。而且，通过将逻辑异或计算应用于具有 四倍大的频率的参考信号(周期T/4)和分频信号Div (周期T/4)来获得相位比较结果。
[0043] 图6是示出根据实施例的PLL电路的一般配置的示例的示意图。在图6中，以相 同或对应的附图标记引用与图2中的元件相同或对应的元件，并且相应地省略其描述。图 6所示的PLL电路包括参考振荡器20、相位比较器21B、环路滤波器22、VC023和分频器24。
[0044] 分频器24对来自VC023的振荡信号进行分频以生成具有周期T/Μ的分频信号 Div。这里，Μ是大于或等于二的整数。另外，T是由参考振荡器20振荡的参考信号Refl的 周期。相位比较器21B对参考信号Ref 1至RefM与分频信号Div进行逻辑异或计算以生成 相位比较结果PoutM，其中，Μ个参考信号Refl至RefM具有周期T并且各自顺序地偏移了 时间间隔T/2M。
[0045] 相位比较器21B包括延迟电路31-1至31-M-1和X0R电路32-1至32-M。延迟电 路31-1至31-M-1通过分别以不同的延迟时间延迟具有周期T的参考信号Ref 1而生成M-1 个参考信号Ref2至RefM。如图6所示，相位比较器21B包括串联连接的Μ个双输入X0R电 路。X0R电路当中的第一级处的X0R电路32-1对Μ个参考信号Ref 1至RefM和分频信号 Div当中的任意两个信号进行逻辑异或计算。在该示例中，对参考信号Refl与分频信号Div 进行逻辑异或计算。除第一级的X0R电路之外的X0R电路32-2至32-M中的每一个对Μ个 参考信号和分频信号中剩余的任意一个与前级的X0R电路的输出进行逻辑异或计算。在该 示例中对参考信号中的每一个与前级的X0R电路的输出进行逻辑异或计算。
[0046] 图7是示出延迟电路的配置的示例的示意图。图7所示的延迟电路可用在图2、图 4和图6所示的相位比较器中。图7所示的延迟电路包括反相器51至52、电阻元件53至 54、电容元件55至56和缓冲器57至58。反相器51在其输出端子处生成对输入信号进行 逻辑反相的输出信号。根据输出信号的电压，电流流经电阻元件53和电容元件55,并且电 容元件55被充电或放电。电容元件55的充电或放电操作经由缓冲器57改变反相器52的 输入信号电压，并且如果超过反相器52的阈值电压，则反相器52的输出信号电压改变。电 容兀件56类似地根据反相器52的输出信号电压的改变而被充电或放电。根据电阻兀件的 电阻值R和电容元件的电容值C来确定电容元件的端子之间的电压的改变速度。根据电容 元件的端子之间的电压的改变速度，确定信号从延迟电路的输入端子传播到输出端子的延 迟时间。
[0047] 反相器51至52的特性可彼此等同，电阻元件53至54的电阻值可以是相同的，电 容元件55至56的电容值可以是相同的，并且缓冲器57至58的特性可彼此等同。这使得 可以基于基本上相同的延迟机制而将从反相器51输出的反相信号的沿和从反相器52输出 的非反相信号的沿相对于输入参考信号延迟相同的延迟量。因此，基于基本上相同的延迟 机制而将输入参考信号的上升沿和下降沿延迟相同的延迟量。为了在相位比较器中适当地 执行相位比较，需要将参考信号的占空比（duty)在延迟之前和之后维持为相同值。利用图 7所示的电路配置，可以通过使用输出逻辑与输入逻辑反相的延迟元件(反相器）而将参考 信号的占空比在延迟之前和之后维持为相同值。
[0048] 另外，需要将参考信号正确地延迟期望的延迟时间(诸如图3中的T/4或图5中的 T/8)。为了对此进行实现，期望延迟时间是可调整的。在图7所示的延迟电路的配置中，可 变电容兀件(变抗器)用于电容兀件55至56。通过改变施加于可变电容兀件55至56的控 制端子的变抗器控制电压，可以改变可变电容元件55至56的电容值。这使得能够实现期 望的延迟时间。
[0049] 注意，如从图3和图5可以看出，用于延迟参考信号的延迟量最大比参考信号的周 期T的一半小。与多个(M个)相位比较器被排列为使用相位顺序地偏移了 T/Μ的Μ个参考 信号的上述传统技术相比，可以利用本发明中公开的PLL电路使得用于对参考信号进行延 迟的延迟时间的长度减半。因此，对于在本发明中公开的PLL电路，可以使得延迟电路的电 路面积减半。另外，由于仅需要由X0R电路来进行逻辑异或计算，因此不需要配备用在传统 技术中的SUM电路。
[0050] 以上详细描述了实施例。此外，本发明不限于这些实施例，而是在不背离本发明的 范围的情况下可进行各种变化和修改。
【权利要求】
1. 一种锁相环电路，包括： 分频器，用于通过对振荡信号进行分频而生成具有周期T/Μ的分频信号，其中，Μ是大 于或等于2的整数； 相位比较器，用于通过对Μ个参考信号与所述分频信号进行逻辑异或计算来生成相位 比较结果，所述Μ个参考信号具有周期Τ并且各自顺序地偏移了时间间隔Τ/2Μ ; 环路滤波器，用于使用所述相位比较结果作为输入来生成电压信号；以及 压控振荡器，用于通过以根据所述电压信号的频率进行振荡而生成所述振荡信号。
2. 根据权利要求1所述的锁相环电路，其中，所述相位比较器包括串联连接的Μ个双输 入异或电路，所述异或电路中的第一级处的异或电路对所述Μ个参考信号和所述分频信号 中的任意两个进行逻辑异或计算，并且所述异或电路中的除所述第一级处的异或电路之外 的每个异或电路对所述Μ个参考信号和所述分频信号中的一个与所述异或电路中的前级 的异或电路的输出进行逻辑异或计算。
3. 根据权利要求1所述的锁相环电路，其中，所述相位比较器包括延迟电路，所述延迟 电路用于通过将具有周期Τ的参考信号分别延迟不同的延迟时间来生成Μ-1个参考信号。
4. 根据权利要求3所述的锁相环电路，其中，所述延迟电路的延迟量是可变的。
5. 根据权利要求4所述的锁相环电路，其中，所述延迟电路包括输出逻辑与输入逻辑 反相的延迟元件。
6. -种锁相环电路中的相位比较方法，所述方法包括： 生成具有周期Τ并且各自顺序地偏移了时间间隔Τ/2Μ的Μ个参考信号； 通过对压控振荡器生成的振荡信号进行分频来生成具有周期T/Μ的分频信号；以及 通过对所述Μ个参考信号与所述分频信号进行逻辑异或计算来执行相位比较。
【文档编号】H03L7/099GK104065377SQ201410096424
【公开日】2014年9月24日 申请日期:2014年3月14日 优先权日:2013年3月21日
【发明者】松村宏志 申请人:富士通株式会社