低功率和基于全数字相位插值器的时钟和数据恢复结构的利记博彩app
【专利摘要】本发明提出的发明涉及一种低功率和基于全数字相位插值器的时钟和数据恢复结构。提出的系统包括具有锁相环路和基于相位旋转器的延迟锁定环路的双环锁相环路结构。本结构的优点在于单一锁相环路提供分离的带宽，用于接收数据的宽抖动容限带宽和用于数据传送的窄抖动传递带宽。因此，在提供充分的抖动追踪带宽时输出的抖动数量与输入相比能被实质性地减少。由于不需要在现有延迟锁定环路和锁相环路设计中是高功耗之一的数据通路上的移相器，因此本结构适用于低功耗应用。
【专利说明】低功率和基于全数字相位插值器的时钟和数据恢复结构
【技术领域】
[0001] 本发明的示例性实施例涉及一种低功率和基于全数字相位插值器（PI，Phase Interpolator)的时钟和数据恢复（CDR，Clock and Data Recovery)结构。
【背景技术】
[0002] 锁相环路（PLL，Phase-Locked Loop)是一种生成输出信号的控制系统，所述输 出信号的相位与输入参考信号的相位相关。PLL是一种包含可变频率振荡器（Variable Frequency Oscillator)和鉴相器（Phase Detector)的电子电路。所述电子电路将输入信 号的相位与来自输出振荡器的信号的相位进行比较且调整振荡器的频率以保持相位匹配。 来自鉴相器的信号用于在反馈环路（Feedback Loop)中控制振荡器。
[0003] 频率是相位的时间导数。在锁定步骤保持输入和输出相位意味着在锁定步骤保持 输入和输出频率。因此，PLL可以追踪输入频率，或PLL可以生成是多个输入频率的频率。 前一属性用于解调，后一属性用于间接频率合成。
[0004] 延迟锁定环路（DLL，Delay-Locked Loop)是类似于PLL的数字电路，主要差异在 于缺少被延迟线所替代的内部压控振荡器（VC0, Voltage-Controlled Oscillator)。
[0005] DLL用于改变时钟信号（具有周期波形的信号）的相位，通常用于增强集成电路 (例如DRAM设备）的时钟产生数据输出有效时间特性。DLL也可用于⑶R。从外部看，DLL 可被视为位于数字电路的时钟通路的负延迟门（Negative-delay gate)。
【发明内容】
[0006] 本发明的示例性实施例公开了一种收发器，所述收发器包括：基于相位旋转器的 延迟锁定环路和锁相环路单元，使用用于采样输入数据的多相时钟信号和参考时钟信号生 成针对输入数据的多路解编数据样本，和多路复用器，串行所述多路解编数据样本，其特征 在于，使用被所述锁相环路控制的用于重定时所述采样输入数据的第一时钟信号和被所述 延迟锁定环路控制的第二时钟信号生成所述多相时钟信号。
[0007] 对于所述延迟锁定环路，所述基于相位旋转器的延迟锁定环路和锁相环路单元包 括：多个输入采样器，使用所述输入数据和所述多相时钟信号生成按时间交叉的所述多路 解编数据样本，控制码生成单元，生成用于控制所述第二时钟信号的相位的控制码，第一相 位旋转器，将所述第一时钟信号的相位添加至所述第二时钟信号的相位中或从所述第二时 钟信号的相位中减去所述第一时钟信号的相位，所述第二时钟信号的相位使用所述控制码 而被决定，和多个相位插值器，使用所述第一相位旋转器的输出生成所述多相时钟信号。
[0008] 所述控制码生成单元包括：相位决定逻辑单元，基于所述第二时钟信号的相位与 所述输入数据的信号的相位之间的差异生成上升信号或下降信号，和数字环路滤波器，使 用所述上升信号或所述下降信号的相位生成所述控制码并将所述控制码提供给所述第一 相位旋转器。
[0009] 对于所述锁相环路，所述基于相位旋转器的延迟锁定环路和锁相环路单元进一步 包括：数字累加器，限制所述第一时钟信号和所述第二时钟信号之间的相位差异，和第二相 位旋转器，使用从所述数字累加器输出的时钟信号和来自频率锁定环路的所述参考时钟信 号生成相位偏移的所述第一时钟信号。
[0010] 本发明的一个示例性实施例公开了一种基于相位旋转器的延迟锁定环路和锁相 环路装置，包括：多个输入采样器，使用输入数据和基于第一时钟信号与第二时钟信号生成 的用于采样所述输入数据的多相时钟信号生成按时间交叉的多路解编数据样本，控制码生 成单元，生成用于控制所述第二时钟信号的相位的控制码，第一相位旋转器，将所述第一时 钟信号的相位添加至所述第二时钟信号的相位中或从所述第二时钟信号的相位中减去所 述第一时钟信号的相位，所述第二时钟信号的相位使用所述控制码而被决定，多个相位插 值器，使用所述第一相位旋转器的输出生成所述多相时钟信号，数字累加器，限制所述第一 时钟信号和所述第二时钟信号之间的相位差异，和第二相位旋转器，使用从所述数字累加 器输出的时钟信号和来自频率锁定环路的参考时钟信号生成相位偏移的所述第一时钟信 号。
[0011] 其将被理解为前述的一般性说明和后述的详细说明是示例性和解释性的，且目的 是提供如本发明所要求的进一步说明。
【专利附图】
【附图说明】
[0012] 包含于此用于提供本发明的进一步理解且被编入和构成本说明书一部分的附图 举例说明了本发明的示例性实施例且与详细说明一起用于解释本发明的原理。
[0013] 图1示出了根据本发明的一个示例性实施例的串行输入和串行输出收发器结构。
[0014] 图2示出了根据本发明的一个示例性实施例的基于相位旋转器的D/PLL框图。
[0015] 图3示出了根据本发明的一个示例性实施例的基于相位旋转器的D/PLL结构的线 性化数学模型。
[0016] 图4示出了根据本发明的一个示例性实施例的传递函数的概念波特图。
[0017] 图5示出了根据本发明的一个示例性实施例的传递函数的Matlab模拟的波特图。
[0018] 图6证实了根据本发明的一个示例性实施例的设计构思。
[0019] 图7示出了根据本发明的一个示例性实施例的基于1:4信号分离器的用于延迟时 钟相位的基于相位旋转器的D/PLL的时序图。
[0020] 图8示出了根据本发明的一个示例性实施例的基于1:4信号分离器的用于引导时 钟相位的基于相位旋转器的D/PLL的时序图。
【具体实施方式】
[0021] 以下，参考示出本发明的示例性实施例的附图对本发明进行更加全面的说明。本 发明可具体表现为多种不同形式但其并不应被理解为仅局限于在此所述的实施例。相反， 这些示例性实施例被提供使得本公开更充分且能全面地将本发明的范围传达给本领域的 技术人员。在附图中，图层和区域的尺寸和相对大小为了清楚可识可被扩大。
[0022] 图1示出了根据本发明的一个示例性实施例的串行输入和串行输出收发器结构。 频率锁定环路（FLL，Frequency-Locked Loop)上的压控振荡器（VCO,Voltage-Controlled Oscillator)使用外部时钟（CLK，Clock)生成参考时钟信号且在并行通路中将参考时钟信 号分配给包含在基于相位旋转器（PR，Phase Rotator)的D/PLL的旋转器中。并行通路中 的收发器可包含基于PR的D/PLL，多路复用器（MUX，MultipleXer)和驱动器（Driver)。基 于PR的D/PLL针对输入数据（抖动串行输入数据流，通路〈0>中的DIN (数据输入）〈0>) 的采样可生成用(0MJ + 0?,2)表示的多相时钟信号且针对采样数据的重定时生成用(0PiU) 表不的时钟信号。MUX串行由时间交叉输入米样器（包含在基于PR的D/PLL中的米样器） 产生的多路解编数据样本。收发器通过降低输入数据的抖动可生成输出数据（重定时的串 行输出流，通路〈〇>中的D0UT (数据输出）〈0>)。
[0023] 图2示出了根据本发明的一个示例性实施例的基于相位旋转器PR的D/PLL框 图。在单一通路中，基于PR的D/PLL可包括延迟锁定环路（DLL，Delay-Locked Loop)和 锁相环路（PLL，Phase-Locked Loop)。基于PR的D/PLL可包括多相米样器（输入米样 器），相位决定逻辑（Decision Logic),数字环路滤波器（DFL，Digital Loop Filter),累 加器（ACC，Accumulator)，两个相位旋转器（PR1和PR2)，和多个相位插值器（PIs，Phase Interpolators)。多相时钟发生器（Multiphase Clock GEN)通过转换从包含在FLL的VCO 中输出的同步时钟信号（CLKkef)生成多相时钟信号。
[0024] DLL可通过包括元件、输入采样器、决定逻辑、DFL、PR2和Pis而实现。PLL可通过 共享除去PR2的DLL的元件且进一步包括ACC和PR1而实现。
[0025] 无偏移时钟信号(0ρλ，ι)由PR1生成且被传递至PR2用于输入相位追踪。PR2可替 代现有D/PLL设计中的高功耗（power-hunger)移相器（phase shifter)。所述两个单独控 制的相位旋转器（PR1和PR2)和多相时钟方案从PLL的抖动滤波性能中分离抖动追踪。
[0026] PR2可将第一时钟信号的相位添加至第二时钟信号0味2的相位中或从0^,2 的相位中减去的相位，第二时钟信号0M.2的相位使用控制码而被决定。
[0027] 输入数据的相位可通过两个环路即DLL和PLL进行追踪。采样时钟的相位可是下 述公式1。
[0028] [公式 1]
[0029] Φ?Ν = ΦρΛ,Ι + ΦρΛ,2
[0030] 其中，可通过共享的数字环路滤波器DLF被控制，且0P#可通过级联数字滤 波器例如数字累加器ACC被控制。ACC的传递函数可包括极点和零，且零可限制和0?， 2 间的相位差。由于第二顺序环路，与输入数据相比可无频率偏移。ACC和PR1可被具 有部分控制通路的VC0替代。为了数据传送，重定时时钟信号'0?，i可被提供给多路复用器。 由于的抖动追踪带宽变窄，因此传送数据的抖动数量与输入数据相比实质上被减少。 由于输入数据被多路解编因此21间的相位差不存在问题且因此0 ΡΛ1具有扩大的 采样窗口。抖动降低方案与现有的基于SerDes的方案相同但RX和TX PLLs结合在一起。
[0031] 图3示出了根据本发明的一个示例性实施例的基于PR的D/PLL结构的线性化数 学模型。开关式鉴相器（Bang-bang phase detector)Kbbpd的线性增益通过使用马尔可夫 链模型（Markov chain model)可实现。例如，开关式鉴相器可包括多相采样器（输入采样 器）和相位决定逻辑（Decision Logic)。提出的系统的抖动传递函数和容限函数可从下述 公式2至4中导出。[0032][公式 2]
【权利要求】
1. 一种收发器，包括： 基于相位旋转器的延迟锁定环路和锁相环路单元，使用用于采样输入数据的多相时钟 信号和参考时钟信号生成针对输入数据的多路解编数据样本，和 多路复用器，串行所述多路解编数据样本， 其特征在于，使用被所述锁相环路控制的用于重定时所述采样输入数据的第一时钟信 号和被所述延迟锁定环路控制的第二时钟信号生成所述多相时钟信号。
2. 如权利要求1所述的收发器，其特征在于，对于所述延迟锁定环路，所述基于相位旋 转器的延迟锁定环路和锁相环路单元包括： 多个输入采样器，使用所述输入数据和所述多相时钟信号生成按时间交叉的所述多路 解编数据样本， 控制码生成单元，生成用于控制所述第二时钟信号的相位的控制码， 第一相位旋转器，将所述第一时钟信号的相位添加至所述第二时钟信号的相位中或从 所述第二时钟信号的相位中减去所述第一时钟信号的相位，所述第二时钟信号的相位使用 所述控制码而被决定，和 多个相位插值器，使用所述第一相位旋转器的输出生成所述多相时钟信号。
3. 如权利要求2所述的收发器，其特征在于，所述控制码生成单元包括： 相位决定逻辑单元，基于所述第二时钟信号的相位与所述输入数据的信号的相位之间 的差异生成上升信号或下降信号，和 数字环路滤波器，使用所述上升信号或所述下降信号的相位生成所述控制码并将所述 控制码提供给所述第一相位旋转器。
4. 如权利要求2所述的收发器，其特征在于，对于所述锁相环路，所述基于相位旋转器 的延迟锁定环路和锁相环路单元进一步包括： 数字累加器，限制所述第一时钟信号和所述第二时钟信号之间的相位差异，和 第二相位旋转器，使用从所述数字累加器输出的时钟信号和来自频率锁定环路的所述 参考时钟信号生成相位偏移的所述第一时钟信号。
5. -种基于相位旋转器的延迟锁定环路和锁相环路装置，包括： 多个输入采样器，使用输入数据和基于第一时钟信号与第二时钟信号生成的用于采样 所述输入数据的多相时钟信号生成按时间交叉的多路解编数据样本， 控制码生成单元，生成用于控制所述第二时钟信号的相位的控制码， 第一相位旋转器，将所述第一时钟信号的相位添加至所述第二时钟信号的相位中或从 所述第二时钟信号的相位中减去所述第一时钟信号的相位，所述第二时钟信号的相位使用 所述控制码而被决定， 多个相位插值器，使用所述第一相位旋转器的输出生成所述多相时钟信号， 数字累加器，限制所述第一时钟信号和所述第二时钟信号之间的相位差异，和 第二相位旋转器，使用从所述数字累加器输出的时钟信号和来自频率锁定环路的参考 时钟信号生成相位偏移的所述第一时钟信号。
6. 如权利要求5所述的基于相位旋转器的延迟锁定环路和锁相环路装置，其特征在 于，所述控制码生成单元包括： 相位决定逻辑单元，基于所述第二时钟信号的相位与所述输入数据的信号的相位之间 的差异生成上升信号或下降信号，和 数字环路滤波器，使用所述上升信号或所述下降信号的相位生成所述控制码并将所述 控制码提供给所述第一相位旋转器。
【文档编号】H03L7/081GK104065376SQ201410096193
【公开日】2014年9月24日 申请日期:2014年3月14日 优先权日:2013年3月18日
【发明者】裵玄民, 尹泰勋, 李埈荣 申请人:万亿广场有限公司