锁相环以及时钟和数据恢复电路的利记博彩app

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【专利摘要】本发明涉及具有减小的稳定相位误差的时钟和数据恢复电路和锁相环。时钟和数据恢复电路或锁相环均包括第一电流源，其用于通过第一信号线提供充电电流；第二电流源，其用于通过与所述第一信号线分离地设置的第二信号线提供放电电流；环路滤波器，其用于将所述充电电流转换成第一电压信号并通过第三信号线输出所述第一电压信号，并用于将所述放电电流转换成第二电压信号并通过第四信号线输出所述第二电压信号；电压控制振荡器，其频率由所述第一电压信号和所述第二电压信号控制；以及相位比较电路或频率和相位比较电路，其用于向所述第一电流源和所述第二电流源中的每者提供控制反馈信号。
【专利说明】锁相环以及时钟和数据恢复电路

【技术领域】
[0001] 本发明涉及锁相环（phase locked loop)以及时钟和数据恢复电路（clock and data recovery circuit)〇

【背景技术】
[0002] 近年来，在信息设备、全高清电视等的领域中，需要高速及低成本地传输大容量数 字数据。因此，广泛地使用高速串行传输（fast serial transmission)。用于高速串行传 输的接收器使用利用锁相环技术的时钟和数据恢复电路（在下文中简称为"CDR"）再生与 所接收的经过预编码的数据序列同步的时钟，且再生数据。
[0003] 注意，日本未审专利申请2010-35098 (JP-A-2010-35098)记载的技术被视为与本 发明的技术相似。JP-A-2010-35098披露了如下锁相环，该锁相环的固有频率为ω n和阻尼 系数ξ均可自由变化，且均允许校准。
[0004] 图25是现有技术的锁相环2501的框图。
[0005] 频率和相位比较电路102将参考时钟的频率和相位中的每者与反馈时钟的频率 和相位中的每者进行比较，并且基于比较结果输出均是PWM控制信号的UP信号和DN信号。 电荷泵2502基于UP信号和DN信号输出电流。具体地，电荷泵2502将数字信号转换为电 流信号。环路滤波器2503将不必要的高频成分从电流信号（S卩，电荷泵2502的输出信号） 中移除，并将电流信号转换为电压信号。该电压信号用于控制电压控制振荡器2504。电压 控制振荡器2504基于接收到的电压信号输出VC0时钟，VC0的时钟振荡频率受到控制。VC0 时钟被分频器110分频成预定频率，并接着被发送到频率和相位比较电路102。
[0006] 图26是现有技术中的⑶R2601的框图。
[0007] CDR2601的操作和锁相环2501的操作类似。
[0008] 首先，锁定检测器202将输入数据信号的频率和相位中的每者与第一反馈时钟信 号的频率和相位中的每者进行比较，以确定频率差异和相位差异中的每者是否处于相位比 较电路的锁定范围内。当差异不处于锁定范围内时，多路复用器203a和203b被选择成位 于频率和相位比较电路204 -侧。当差异处于锁定范围内时，多路复用器203a和203b被 选择成位于相位比较电路205 -侧。
[0009] 频率和相位比较电路204将输入数据信号的频率和相位中的每者与第一反馈时 钟信号的频率和相位中的每者进行比较，并基于比较结果输出UP信号和DN信号，UP信号和 DN信号均为PWM控制信号。电荷泵2502基于通过多路复用器203a和203b接收的UP信号 和DN信号输出电流。具体地，电荷泵2502将这些数字信号转换为电流信号。环路滤波器 2503移除电流信号（即，电荷泵2502的输出信号）中的不必要的高频成分，并将电流信号 转换为电压信号。该电压信号用于控制电压控制振荡器2504。电压控制振荡器2504基于 接收到的电压信号输出第二反馈时钟（VC0时钟），第二反馈时钟的振荡频率受到控制。第 二反馈时钟信号被相位比较电路205接收，而且第二反馈时钟信号被分频器110分频成预 定频率并接着被发送到频率和相位比较电路204。
[0010] 如同频率和相位比较电路204,相位比较电路205将输入数据信号的相位与第二 反馈时钟信号的相位进行比较，并且基于比较结果输出UP信号和DN信号，UP信号和DN信 号均是PWM控制信号。UP信号和DN信号分别作为数字信号被多路复用器203a和203b接 收。多路复用器203a和203b的信号处理或后级的信号处理类似于频率和相位比较电路 204的信号处理。相位比较电路205输出恢复时钟和恢复数据，恢复时钟的频率与第二反馈 时钟的频率相同，且恢复数据的相位与恢复时钟的相位同步。在锁定检测器202所输出的 锁定检测信号将多路复用器203控制成处于相位比较电路一侧时，恢复时钟和恢复数据被 后续电路处理，由此能够从输入数据信号中提取原始数据。
[0011] 在尝试实现高速⑶R期间，发明人发现在图25所示的锁相环2501以及图26所示 的CDR2601的现有技术中均出现了由电荷泵2502引起的稳定相位误差（stationary phase error)〇
[0012] 图27A和图27B分别是用于说明锁相环和⑶R中的稳定相位误差的波形图。
[0013] 图27A为用于说明锁相环中的稳定相位误差的波形图。当将参考时钟与反馈时钟 进行比较时，尽管处于完全同步的稳定状态，但仍出现相位位移。该相位位移对应于稳定相 位误差。
[0014] 图27B为用于说明CDR中的稳定相位误差的波形图。当将恢复时钟和恢复数据进 行比较时，尽管处于完全同步的稳定状态，但恢复时钟的边沿（其原来应当位于恢复数据 的数据中心处）出现了相对于数据中心的相位位移。该相位位移对应于稳定相位误差。
[0015] 稳定相位误差的第一起因是作为电荷泵的实体的两个电流源输出的电流之间的 不匹配。对于不匹配，存在多种原因。不匹配主要是由在同时开启两个电流源时产生的直 通电流（shoot-through current)引起的。
[0016] 用于控制电流源的UP信号和DN信号均为PWM信号，且它们的波形的上升沿和下 降沿随着频率的增加而变钝。具体来说，随着操作频率的增加，由在开关信号发生变化的时 间点处出现的微小直通电流引起的不匹配变得越来越不可忽视。
[0017] 稳定相位误差的第二个起因在于，在开关信号发生变化的时间点处，开关信号自 身经由（作为两个电流源的实体的）M0SFET中所包括的寄生电容影响了充电电流和放电电 流。这种现象被称作时钟馈通（clock feed-through)。


【发明内容】

[0018] 因此，期望提供减小了稳定相位误差的锁相环和时钟和数据恢复电路。
[0019] 为了解决上述问题，本发明的实施例提出了一种时钟和数据恢复电路，其包括：第 一电流源，其用于通过第一信号线提供充电电流；第二电流源，其用于通过与所述第一信号 线分离地设置的第二信号线提供放电电流；环路滤波器，其用于将所述充电电流转换成第 一电压信号并通过第三信号线输出所述第一电压信号，并用于将所述放电电流转换成第二 电压信号并通过第四信号线输出所述第二电压信号；电压控制振荡器，其用于接收所述第 一电压信号和所述第二电压信号以控制所述电压控制振荡器的频率；以及相位比较电路， 其用于从外部接收数据信号并从所述电压控制振荡器接收时钟信号，且用于向所述第一电 流源和所述第二电流源中的每者提供控制信号并产生恢复时钟信号和恢复数据信号。
[0020] 而且，为了解决上述问题，本发明的实施例提出了一种锁相环，其包括：第一电流 源，其用于通过第一信号线提供充电电流；第二电流源，其用于通过与所述第一信号线分离 地设置的第二信号线提供放电电流；环路滤波器，其用于将所述充电电流转换成第一电压 信号并通过第三信号线输出所述第一电压信号，且用于将所述放电电流转换成第二电压信 号并通过第四信号线输出所述第二电压信号；电压控制振荡器，其用于接收所述第一电压 信号和所述第二电压信号以控制所述电压控制振荡器的频率；及频率和相位比较电路，其 用于从外部接收参考信号并从所述电压控制振荡器接收振荡信号，且用于向所述第一电流 源和所述第二电流源中的每者提供控制信号。
[0021] 根据本发明的上述实施例，提供了具有减小的稳定相位误差的锁相环和时钟和数 据恢复电路。
[0022] 通过下面的实施例的说明阐释了其它问题、构造和效果。
[0023] 应当理解，上面的简要说明和下面的详细说明均是示例性的，且旨在进一步说明 本发明所要保护的技术。

【专利附图】

【附图说明】
[0024] 所包含的附图提供了对本发明的进一步理解，且将其合并到说明书中以构成说明 书的一部分。附图与说明书一起阐释了实施例并用于说明发明原理。
[0025] 图1是根据本发明实施例的锁相环的框图。
[0026] 图2是根据本发明实施例的时钟和数据恢复电路的框图。
[0027] 图3A和3B是用于说明现有技术的电荷泵和作为本发明的实施例的电荷泵之间的 差异的示意图。
[0028] 图4是根据现有技术的第一示例的电荷泵和环路滤波器的电路图。
[0029] 图5是根据本发明的第一实施例的电荷泵和环路滤波器的电路图
[0030] 图6是根据现有技术的第二示例的电荷泵和环路滤波器的电路图。
[0031] 图7是根据本发明的第二实施例的电荷泵和环路滤波器的电路图
[0032] 图8是根据现有技术的第三示例的电荷泵和环路滤波器的电路图。
[0033] 图9是根据本发明的第三实施例的电荷泵和环路滤波器的电路图
[0034] 图10A和10B分别是示出了示例性相位比较电路的电路图和输出信号的时序图。
[0035] 图11是主要示出了由电荷泵接收的信号的波形和从电荷泵输出的信号的波形的 时序图。
[0036] 图12是在图8的现有技术的电荷泵和环路滤波器中输入数据信号为1UI时的情 况下的波形图。
[0037] 图13是在图9的作为本发明的第三实施例的电荷泵和环路滤波器中输入数据信 号为1UI时的情况下波形图。
[0038] 图14是比较地示出了图12和图13的电流波形的波形图。
[0039] 图15是在图8的现有技术的电荷泵和环路滤波器中输入数据信号为2Π 时的情 况下的波形图。
[0040] 图16是在图9的作为本发明的第三实施例的电荷泵和环路滤波器中输入数据信 号为2Π 时的情况下波形图。
[0041] 图17是比较地示出了图15和图16的电流波形的波形图。
[0042] 图18A和18B均是根据本发明的第四实施例的第一示例的环路滤波器的电路图。
[0043] 图19A和19B均是根据本发明的第四实施例的第二示例的环路滤波器的电路图。
[0044] 图20A和20B均是根据本发明的第四实施例的第三示例的环路滤波器的电路图。 [0045] 图21是根据本发明的第五实施例的第一示例的电压控制振荡器的电路图。
[0046] 图22是根据本发明的第五实施例的第二示例的电压控制振荡器的电路图。
[0047] 图23是根据本发明的第五实施例的第三示例的电压控制振荡器的电路图。
[0048] 图24是根据本发明的第五实施例的第四示例的电压控制振荡器的电路图。
[0049] 图25是现有技术的锁相环的框图。
[0050] 图26为现有技术的⑶R的框图。
[0051] 图27A和27B分别是用于说明锁相环中的稳定相位误差和时钟和数据恢复电路中 的稳定相位误差的波形图。

【具体实施方式】
[0052] 在下文中，将按照以下格局来说明本发明的实施例。
[0053] 1.操作原理
[0054] 2.第一实施例：电荷泵和环路滤波器
[0055] 3.第二实施例：电荷泵和环路滤波器
[0056] 4.第三实施例：电荷泵和环路滤波器
[0057] 5.第三实施例：电荷泵和环路滤波器的操作
[0058] 6.第四实施例：环路滤波器的变形
[0059] 7.第五实施例：电压控制振荡器的变形
[0060] 1.操作原理
[0061] 图1是根据本发明的实施例的锁相环101的框图。
[0062] 频率和相位比较电路102将参考时钟的频率和相位中的每者与反馈时钟的频率 和相位中的每者进行比较，并基于比较结果输出UP信号和DN信号，这两个信号均为PWM控 制信号。均作为数字信号的UP信号和DN信号分别专门用于执行第一电流源103a和第二 电流源103b的开启/关闭控制，其中第一电流源103a和第二电流源103b构成电荷泵103。 具体地，电荷泵103将这些数字信号转换为电流信号。
[0063] 由第一电流源103a输出的充电电流通过第一信号线L104被提供到环路滤波器 105。
[0064] 由第二电流源103b输出的放电电流通过第二信号线L106被提供到环路滤波器 105。
[0065] 第一电流源103a的充电电流和第二电流源103b的放电电流分别通过环路滤波器 105独立地将高频成分移除，且均被从电流信号转换成电压信号。
[0066] 第一电流源103a的充电电流通过第一信号线L104被提供到环路滤波器105，并通 过环路滤波器105被转换为第一电压信号，第一电压信号通过第三信号线L107被施加到电 压控制振荡器108。
[0067] 第二电流源103b的放电电流通过第二信号线L106被提供到环路滤波器105,并通 过环路滤波器105被转换为第二电压信号，第二电压信号通过第四信号线L109被施加到电 压控制振荡器108。
[0068] 第一电压信号和第二电压信号均被独立地发送到电压控制振荡器108以控制电 压控制振荡器108的振荡频率。
[0069] 电压控制振荡器108输出VC0时钟，其中VC0时钟的振荡频率基于所接收的电压 信号而受到控制。VC0时钟通过分频器110被分频为预定频率，并接着被发送到频率和相位 比较电路102。
[0070] 锁相环101在以下点处不同于现有技术的图25中的锁相环。
[0071] ?用于构成电荷泵103的第一电流源103a的充电电流流过第一信号线L104,而用 于构成电荷泵103的第二电流源103b的放电电流流过第二信号线L106。因而，充电电流和 放电电流彼此独立。
[0072] ?环路滤波器105分别通过第一信号线L104和第二信号线L106接收充电电流和 放电电流，并且分别通过第三信号线L107和第四信号线L109独立地输出第一电压信号和 第二电压信号。
[0073] ?电压控制振荡器108分别通过第三信号线L107和第四信号线L109接收第一电 压信号和第二电压信号以用于控制VC0时钟的振荡频率。
[0074] 图2是根据本发明的实施例的⑶R201的框图。
[0075] 锁定检测器202将输入数据信号的频率和相位中的每者与从分频器110输出的第 一反馈时钟的频率和相位中的每者进行比较，以确定频率差异和相位差异是否均位于相位 比较电路的锁定范围内。当差异不位于锁定范围内时，多路复用器203a和多路复用器203b 中每者的输出被选择成位于频率和相位比较电路204 -侧。当差异位于锁定范围内时，多 路复用器203a和多路复用器203b中每者的输出被选择成位于相位比较电路205 -侧。
[0076] 频率/相位比较电路204将输入数据信号的频率和相位中的每者与第一反馈时钟 信号的频率和相位中的每者进行比较，并基于比较结果输出UP信号和DN信号，UP信号和 DN信号均是PWM控制信号。电荷泵103基于经由多路复用器203a和203b接收的UP信号 和DN信号输出电流。具体地，电荷泵103将数字信号转换成电流信号。
[0077] 由第一电流源103a输出的充电电流通过第一信号线L104被提供到环路滤波器 105。
[0078] 由第二电流源103b输出的放电电流通过第二信号线L106被提供到环路滤波器 105。
[0079] 第一电流源103a的充电电流和第二电流源103b的放电电流独立地通过环路滤波 器105将不必要的高频成分移除，并均被从电流信号转换成电压信号。
[0080] 第一电流源103a的充电电流被提供到环路滤波器105,并通过环路滤波器105被 转换为第一电压信号。第一电压信号通过第三信号线L107被施加到电压控制振荡器108。
[0081] 第二电流源103b的放电电流被提供到环路滤波器105,并通过环路滤波器105被 转换为第二电压信号。第二电压信号通过第四信号线L109被施加到电压控制振荡器108。
[0082] 第一电压信号和第二电压信号均被独立地发送到电压控制振荡器108,以控制电 压控制振荡器108的振荡频率。
[0083] 电压控制振荡器108输出第二反馈时钟（VC0时钟），其中第二反馈时钟的振荡频 率基于所接收的电压信号而受到控制。第二反馈时钟信号通过分频器110被分频成预定频 率，并接着被发送到频率和相位比较电路204。
[0084] 如同频率和相位比较电路204,相位比较电路205将输入数据信号的相位与第二 反馈时钟的相位进行比较，并基于比较结果输出UP信号和DN信号，UP信号和DN信号均是 PWM控制信号。均为数字信号的UP信号和DN信号分别被多路复用器203a和多路复用器 203b接收。多路复用器203a和203b的信号处理或后级的信号处理类似于频率和相位比较 电路204的信号处理。相位比较电路205输出恢复时钟和恢复数据，其中恢复时钟的频率 等于第二反馈时钟的频率，且恢复数据的相位与恢复时钟的相位同步。在由锁定检测器202 输出的锁定检测信号将多路复用器203a和多路复用器203b控制成处于相位比较电路一侧 时，通过后续电路来处理恢复时钟和恢复数据，从而可以从输入数据信号中提取原始数据。
[0085] ⑶R201在以下点处与现有技术的图26的⑶R2601不同：
[0086] ?用于构成电荷泵103的第一电流源103a的充电电流流过第一信号线L104,而用 于构成电荷泵103的第二电流源103b的放电电流流过第二信号线L16。因而，充电电流和 放电电流彼此独立。
[0087] ?环路滤波器105分别通过第一信号线L104和第二信号线L106接收充电电流和 放电电流，并分别通过第三信号线L107和第四信号线L109独立地输出第一电压信号和第 二电压信号。
[0088] ?电压控制振荡器108分别通过第三信号线L107和第四信号线L109接收第一电 压信号和第二电压信号，以用于控制VC0时钟的振荡频率。
[0089] 图3A和图3B是示出了现有技术的电荷泵301和作为本发明的实施例的电荷泵 103之间的差异的示意图。
[0090] 图3A是现有技术的电荷泵301的电路图。电荷泵301的输出信号通过单个信号 线输出。因此，由于第一电流源103a经由第一开关302和第二开关303连接，所以可能出 现由直通电流引起的不匹配，这取决于第一开关302和第二开关303的状态。第一开关302 和第二开关303均由M0DFET构成，而且包括位于第一开关302的栅极、漏极或源极和第二 开关303的栅极、漏极或源极之间的寄生电容C304、C305、C306和C307。由于存在这些寄 生电容C304、C305、C306和C307,用于控制第二开关302和第二开关303中每者的开关信 号通过寄生电容影响了由第一电流源输出的充电电流和由第二电流源103b输出的放电电 流。
[0091] 图3B是根据本发明实施例的电荷泵103的示意图。电荷泵103的输出信号通过 两个信号线（即第一信号线L104和第二信号线L106)传输。具体地，第一电流源103a的 输出和第二电流源l〇3b的输出分离；因而基本上没有产生直通电流。此外，由于这两个信 号线的分离，在第一信号线L104和第二信号线L106之间引起了寄生电容C308,即在寄生电 容C304和C305之间引起了寄生电容C308。这增加了第一开关302的开关信号和第二信号 线L106之间的阻抗，并因而减小了第一开关302的开关信号对由第二电流源103b输出的 放电电流的影响。类似地，寄生电容C308的存在增加了第二开关303的开关信号和第一信 号线L104之间的阻抗，并因而减小了第二开关303的开关信号对由第一电流源103a输出 的充电电流的影响。
[0092] 2.第一实施例：电荷泵501和环路滤波器502
[0093] 现在，以与现有技术对比的方式说明了根据本发明实施例的CDR201中的电荷泵 103和环路滤波器105。
[0094] 图4是根据现有技术的第一示例的电荷泵401和环路滤波器402的电路图。在下 文中，N沟道型M0SFET被简写为NM0SFET，而P沟道型M0SFET被简写为PM0SFET。
[0095] NM0SFET403接收偏置电流Ibias，并通过NM0SFET404的栅极电压向NM0SFET405 提供偏置电压。
[0096] NM0SFET405充当图2中的第二电流源103b，即用于提供放电电流。
[0097] NM0SFET404的漏极连接到PM0SFET406的漏极。PM0SFET406的源极连接到电源 +VDD，并向PM0SFET407的栅极提供偏置电压。
[0098] PM0SFET407充当图2中的第一电流源103a，即用于输出充电电流。
[0099] PM0SFET408充当图2中的第一开关302,即用于控制第一电流源103a的电流。 PM0SFET408接收UPB信号，以被控制成开启或关闭，其中UPB信号是通过未图示的非门生成 的UP信号的反相逻辑。
[0100] NM0SFET409充当图2中的第二开关303,即用于控制第二电流源103b的电流。 NM0SFET409接收DN信号，以被控制成开启或关闭。
[0101] PM0SFET408的漏极和NM0SFET409的漏极均连接到环路滤波器402的电阻R410， 并继续连接到未图示的随后的电压控制振荡器108。电阻R410连接到电容C411的第一端。 电容C411的第二端与NM0SFET403的源极、NM0SFET404的源极和NM0SFET405的源极一同 接地。
[0102] 图5是根据本发明的第一实施例的电荷泵501和环路滤波器502的电路图。
[0103] 图5中的电路在以下点处不同于图4中的电路：
[0104] ?首先，PM0SFET408的漏极连接到电阻R503,并继续连接到未图示的随后的电压 控制振荡器108,但是没有连接到NM0SFET409的漏极和电阻R504。
[0105] ?再者，NM0SFET409的漏极连接到电阻R504,并继续连接到未图示的随后的电压 控制振荡器108,但是没有连接到PM0SFET408的漏极和电阻R503。
[0106] ?电阻R503的第二端和电阻R504的第二端均连接到电容C411。
[0107] 具体来说，第一电流源103a(PM0SFET407)的充电电路通过第一信号线L104输出， 而第二电流源103b(NM0SFET405)的放电电流通过第二信号线L106输出。因此，充电电流 和放电电流彼此分离。于是，降低了由直通电流引起的不匹配的影响。
[0108] 3.第二实施例：电荷泵701和环路滤波器702
[0109] 图6是根据现有技术的第二示例的电荷泵601和环路滤波器602的电路图。
[0110] 图6中的电路在以下点处不同于图4中的电路：
[0111] ?设置PM0SFET603以用于均衡第一电流源103a (PM0SFET407)的操作，其中 PM0SFET603通过与PM0SFET408的逻辑相反的逻辑（UP信号）被控制成开启或关闭。
[0112] ?设置PM0SFET604以用于均衡第二电流源103b (PM0SFET405)的操作，其中 PM0SFET604通过与NM0SFET409的逻辑相反的逻辑（通过使用未图示的非门产生的DN信号 的反相逻辑DNB信号）被控制成开启或关闭。
[0113] ?电阻R410和电容C411的连接点通过由运算放大器605构成的电压跟随器连接 到PM0SFET603的漏极和NM0SFET604的漏极，并接着通过电容606接地。
[0114] 通过这种方式设置了 PM0SFET603和NM0SFET604,由此作为第一电流源103a的 PM0SFET407和作为第二电流源103b的NM0SFET405均执行连续的电流流动操作，这导致电 流变化减小。而且，PM0SFET603的漏极和NM0SFET604的漏极的连接点通过电容C606交流 接地，由此连接点的电压由于电压跟随器而变得稳定。这改善了作为第一电流源103a的 PM0SFET407和作为第二电流源103b的NM0SFET405的稳定性。
[0115] 图7是根据本发明的第二实施例的电荷泵701和环路滤波器702的电路图。
[0116] 图7的电路在以下点处不同于图6的电路。
[0117] ?首先，PM0SFET408的漏极连接到电阻R503,并继续连接到未图示的随后的电压 控制振荡器108,但没有连接到NM0SFET409的漏极和电阻R504。
[0118] ?再者，NM0SFET409的漏极连接到电阻R504,并继续连接到未图示的随后的电压 控制振荡器108,但没有连接到PM0SFET408的漏极和电阻R503。
[0119] ?电阻R503的第二端和电阻R504的第二端均连接到电容C411。
[0120] 具体来说，第一电流源103a(PM0SFET407)的充电电流通过第一信号线L104输出， 而第二电流源103b(NM0SFET405)的放电电流通过第二信号线L106输出。因此，充电电流 和放电电流彼此分离。
[0121] 4.第三实施例：电荷泵901和环路滤波器902
[0122] 图8是根据现有技术的第三示例的电荷泵801和环路滤波器802的电路图。
[0123] 图8中的电路在以下点处不同于图6中的电路。
[0124] · PM0SFET408、PM0SFET603、NM0SFET409 和 NM0SFET604 均形成为 CMOS 结构。 NM0SFET803的漏极和源极并联连接在PM0SFET408的源极和漏极之间，NM0SFET804的漏极 和源极并联连接在PM0SFET603的源极和漏极之间，PM0SFET805的漏极和源极并联连接在 NM0SFET409的源极和漏极之间，且PM0SFET806的漏极和源极并联连接在NM0SFET604的源 极和漏极之间。以下述方式控制具有这种构造的电路。
[0125] · PM0SFET603的栅极和NM0SFET803的栅极由UP信号控制。
[0126] · NM0SFET804的栅极和PM0SFET408的栅极由UPB信号控制。
[0127] · PM0SFET806的栅极和NM0SFET409的栅极由DN信号控制。
[0128] · NM0SFET604的栅极和PM0SFET805的栅极由DNB信号控制。
[0129] 对每个M0SFET的对称性的改善抑制了电路的差异。
[0130] 图9是根据本发明的第三实施例的电荷泵901和环路滤波器902的电路图。
[0131] 图9中的电路在以下点处不同于图8中的电路。
[0132] ?首先，PM0SFET408的漏极连接到电阻R503,并继续连接到未图示的随后的电压 控制振荡器108,但没有连接到NM0SFET409的漏极和电阻R504。
[0133] ?再者，NM0SFET409的漏极连接到电阻R504,并继续连接到未图示的随后的电压 控制振荡器108,但没有连接PM0SFET408的漏极和电阻R503。
[0134] ?电阻R503的第二端和电阻R504的第二端均连接到电容C411。
[0135] 具体来说，第一电流源103a(PM0SFET407)的充电电流通过第一信号线L104输出， 而第二电流源103b(NM0SFET405)的放电电流通过第二信号线L106输出。因而，充电电流 和放电电流彼此分离。
[0136] 5.第三实施例：电荷泵901和环路滤波器902的操作
[0137] 现在说明如图9所示的根据本发明的第三实施例的电荷泵901和环路滤波器902 中每者的电特性。
[0138] 首先，将说明电荷泵103对从相位比较电路205输出并施加到电荷泵103的UP信 号和DN信号的影响以及对由CDR201接收的输入数据信号的影响进行说明。
[0139] 图10A是示出了示例性相位比较电路205的电路图，且图10B是示出了相位比较 电路205的输出信号的时序图。
[0140] 图10A是示出了示例性相位比较电路205的电路图。
[0141] 输入数据信号DIN被延迟电路1001接收并被第一 D型触发器1002的D端接收。 时钟信号VC0CLK被第一 D型触发器1002的时钟端接收并在被反转逻辑后被第二D型触发 器1003的时钟端接收。
[0142] 第一 D型触发器1002的Q输出信号和延迟电路1001的输出信号被第一异或门 1004接收。第一异或门1004的输出信号为用于相位超前（phase advancement)的UP信 号。
[0143] 第一 D型触发器1002的Q输出信号和第二D型触发器1003的Q输出信号被第二 异或门1005接收。第二异或门1005的输出信号为用于相位延迟（phase delay)的DN信 号。第二D型触发器1003的Q的输出信号还被用作再生数据信号RDATA。
[0144] 图10B为相位比较电路205的输出信号的时序图。
[0145] 当输入数据信号DIN的相位等于时钟信号VC0CLK的相位时，UP信号的脉冲宽度 等于DN信号的脉冲宽度。
[0146] 当时钟信号VC0CLK的相位比输入数据信号DIN的相位超前时，UP信号的脉冲宽 度比DN信号的脉冲宽度窄。
[0147] 当时钟信号VC0CLK的相位比输入数据信号DIN的相位延迟时，UP信号的脉冲宽 度比DN信号的脉冲宽度宽。
[0148] 另一方面，不管输入数据信号DIN和时钟信号VC0CLK中每者的相位变化如何，DN 信号的脉冲宽度通常与时钟信号VC0CLK的脉冲宽度一致。
[0149] 以此方式，通过相位比较电路205将输入数据信号DIN和时钟信号VC0CLK之间的 相位差以UP信号和DN信号的脉冲宽度差异的形式输出。
[0150] 图11是在原理上示出了由电荷泵103接收的信号的波形和从电荷泵103输出的 信号的波形的时序图。
[0151] 输入数据信号DIN是具有单位间隔Π 的整数倍的间隔的信号。
[0152] 另一方面，时钟信号VC0CLK与1UI的周期同步，即其是具有mi的周期的信号。
[0153] 当输入数据信号DIN的数据长度为mi时，DN信号的波形与时钟信号VC0CLK的波 形一致，而UP信号的波形是通过从DN信号的波形在相位上以180度反转而成的波形（时 间点t2、t3和t4)。
[0154] 当输入数据信号DIN的数据长度为2Π 以上时，仅在时钟信号VC0CLK的具有与输 入数据信号DIN的第一边沿一致的边沿的一个周期内，DN信号的波形与时钟信号VC0CLK的 波形是一致的（时间点t4、t5和t6)，且随后，DIN信号保持低电位直到输入数据信号DIN 的下一边沿为止（时间点t6和t7)。
[0155] 另一方面，UP信号输出的波形是通过从DN信号（其波形仅在时钟信号的VC0CLK 的一个周期内与时钟信号VC0CLK的波形是一致的）的波形在相位上以180度反转而成的 波形（时间点t4、t5和t6)，且随后，UP信号保持低电位直到输入数据信号DIN的下一边沿 为止（时间点t6和t7)。
[0156] 从第一电流源103a(PM0SFET407)输出的充电电流Iup的相位在原理上与UP信号 的相位一致。
[0157] 从第二电流源103b(NM0SFET405)输出的电流信号Idn的相位在原理上与DN信号 的相位一致。
[0158] 图12是在现有技术的图8的电荷泵801和环路滤波器802中输入数据长度为1UI 的情况下的波形图。图12示出了在从图11的时序图中的时间点tl到时间点t4的时间段 中通过实际电路测量的结果。
[0159] 如图所示，随着时钟信号VC0CLK的频率的增加，UP信号和DN信号在时间轴上的 上升沿和下降沿均变钝。具体地，在切换UP信号和DN信号中每者的逻辑的时刻，出现了穿 过第一电流源103a(PM0SFET407)和第二电流源103b(NM0SFET405)的微小直通电流。另 夕卜，在此时间点处出现了时钟馈通现象。此类直通电流和时钟馈通现象表现为充电电流 Iup(I1201)和放电电流Idn(I1202)中每者的波形畸变的形式。这种波形畸变在两个电流 源之间引起输出电流不匹配。该不匹配影响了电压信号VCNT，且随之使时钟信号VC0CLK的 频率发生位移。为了补偿此频率位移,相位比较电路205使用稳定相位偏移来使频率恒定。 于是，防止了时钟分流（tapping)数据。
[0160] 图13是在本发明的第三实施例的图9的电荷泵901和环路滤波器902中输入数 据长度为1UI的情况下的波形图。
[0161] 与图12相比，在基本上没有出现穿过第一电流源103a(PM0SFET407)和第二电流 源103b(NM0SFET405)的直通电流，且时钟馈通现象由于寄生电容的减少而随之降低。因 此，减小了在切换UP信号和DN信号中每者的逻辑时可能出现的畸变。
[0162] 对于直通电流的消除和时钟馈通现象的降低，它们的作用体现为充电电流信号 Iup(I1301)和放电电流信号Idn(I1302)的波形畸变的减小。另外，这种作用也体现在充电 电流Iup穿过环路滤波器105之后产生的电压信号VCNT1和在放电电流Idn穿过环路滤波 器105之后产生的电压信号VCNT2中。于是，电压信号VCNT1和电压信号VCNT2中每者具 有完美锯齿波形，且在其顶点处几乎没有畸变。
[0163] 图14是比较地示出了图12和图13的电流波形的波形图。在图14中，上面的波 形是Iup的波形，而下面的波形是Idn的波形。
[0164] 对于充电电流Iup，当将根据现有技术的充电电流11201与根据第三实施例的充 电电流11301进行比较时，可以看出由在切换逻辑时出现的畸变引起的电位差减小。注意， 11401表示用于参考的理想波形。
[0165] 对于放电电流Idn，当将根据现有技术的放电电流11202与根据第三实施例的放 电电流11302进行比较时，可以看出由在切换逻辑时出现的畸变引起的电位差减小。注意， 11402表示用于参考的理想波形。
[0166] 与现有技术相比，无论对于充电电流Iup的波形还是对于放电电流Idn的波形，可 以看出由在切换逻辑时出现的畸变引起的电位差减小。
[0167] 以此方式，根据本发明的第三实施例的电荷泵901和环路滤波器902的使用改善 了电流波形的品质。
[0168] 图15是在现有技术的图8的电荷泵801和环路滤波器802中输入数据长度为2UI 的情况下的波形图。图15示出了在从图11的时序图的时间点t4到时间点t7的时间段中 通过实际电路测量的结果。
[0169] 尽管电压信号VCNT与输入数据信号的增加的单位间隔一起变化，但在观看充电 电流信号Iup(I1501)和放电电流信号Idn(I1502)二者时，它们的顶端部分处的畸变类似 于图12中的畸变。
[0170] 图16是在本发明第三实施例的图9的电荷泵901和环路滤波器902组中输入数 据长度为2Π 的情况下的波形图。
[0171] 与图15中的电压信号VCNT相比，可以看出图16中的电压信号VCNT1和VCNT2的 波形具有优良的锯齿波形且在顶点处基本上没有畸变。
[0172] 图17是比较地示出了图15和图16的电流波形的波形图。在图17中，上面的波 形是Iup的波形，而下面的波形是Idn的波形。
[0173] 对于充电电流Iup，当将根据现有技术的充电电流11501与根据第三实施例的充 电电流11601进行比较时，可以看出由在切换逻辑时出现的畸变引起的电位差减小。注意， 11701表示用于参考的理想波形。
[0174] 对于放电电流Idn，当将根据现有技术的放电电流11502与根据第三实施例的放 电电流11602进行比较时，可以看出由在切换逻辑时出现的畸变引起的电位差减小。注意， 11702表示用于参考的理想波形。
[0175] 与现有技术相比，无论对于充电电流Iup的波形还是对于放电电流Idn的波形，可 以看出由在切换逻辑时出现的畸变引起的电位差减小。
[0176] 以此方式，根据本发明的第三实施例的电荷泵901和环路滤波器902的使用改善 了电流波形的品质。
[0177] 6.第四实施例：环路滤波器的变形
[0178] 图18A和18B、图19A和19B以及图20A和20B分别为根据本发明的第四实施例的 第一示例、第二示例和第三示例的环路滤波器105的电路图。
[0179] 图18A为通过在图5所示的环路滤波器502中进一步增加电容C1802和C1803而 形成的作为二次环路滤波器（secondary loop filter)的环路滤波器1801的电路图。
[0180] 图18B为通过在图18A所示的环路滤波器1801中进一步增加电阻R1805和R1806 而形成的作为二次环路滤波器的环路滤波器1804的电路图。
[0181] 图19A为作为图18A所示的环路滤波器1801的变形的环路滤波器1901的电路图， 其中接地基准变成电源基准。
[0182] 图19B为作为图18B所示的环路滤波器1804的变形的环路滤波器1902的电路图， 其中接地基准变成电源基准。
[0183] 图20A为通过在图18B所示的环路滤波器1804中进一步增加电容C2002和C2003 而形成的作为三次环路滤波器（tertiary loop filter)的环路滤波器2001的电路图。
[0184] 图20B为通过在图19B所示的环路滤波器1902中进一步增加电容C2005和C2006 而形成的作为三次环路滤波器的环路滤波器2004的电路图。
[0185] 7.第五实施例：电压控制振荡器的变形
[0186] 图21、22、23和24是根据本发明的第五实施例的第一示例、第二示例、第三示例和 第四示例的电压控制振荡器的电路图。
[0187] 首先，说明了图21的电压控制振荡器2101。
[0188] 全差分运算放大器2102、2103和2104的每者的反相输出端连接到下一级全差 分运算放大器的非反相输入端，且非反相输出端连接到下一级全差分运算放大器的反相 输入端。通过输入端和输出端连接成正反馈状态构成了环形振荡器2105。用于构成环 形振荡器2105的全差分运算放大器2102、2103和2104的增益端连接到由电压控制信号 VCNT1驱动的NM0SFET2106和由电压控制信号VCNT2驱动的NM0SFET2107。NM0SFET2106和 NM0SFET2107构成了用于将电压信号转换成电流信号的电压-电流转换电路2108。
[0189] 流过NM0SFET2106的控制电流相对于流过NM0SFET2107的控制电流的增加或减小 导致环形振荡器2105的振荡频率的增加或减小。
[0190] 由于压控信号VCNT1和压控信号VCNT2通过NM0SFET2106和NM0SFET2107彼此完 全分离，因此穿过第一电流源103a(PM0SFET407)和第二电流源103b(NM0SFET405)的直通 电流基本不可能出现，且时钟馈通现象减少。
[0191] 图22示出了作为图21所示的电压控制振荡器2101的变形的电压控制振荡器 2201，其中接地基准变成电源基准。尽管用于增益调节的M0SFET变成PM0SFET2202和 PM0SFET2203,但电压控制振荡器2201的操作原理与图21中的电压控制振荡器2101的操 作原理相同。
[0192] 图23示出了图21所示的电压控制振荡器2101的变形，其中用于增益调节的电 压-电流转换电路2108被替换为使用运算放大器2302的加法电路2303以及NM0SFET2308。 具体地，加法电路2303使用运算放大器2302使压控信号VCNT1和VCNT2彼此相加，以便对 NM0SFET2308进行控制。
[0193] 通过对输入电阻R2304和R2305的电阻值的合理设置，能够消除穿过第一电流源 103a(PM0SFET407)和第二电流源103b(NM0SFET405)的直通电流的影响，并能够减小时钟 馈通现象。
[0194] 图24示出了作为图23所示的电压控制振荡器2301的变形的电压控制振荡器 2401，其中接地基准变成电源基准。尽管用于增益调节的M0SFET变成PM0SFET2402，但电压 控制振荡器2401的操作原理与图23中的电压控制振荡器2301的操作原理相同。
[0195] 尽管在上文中将第一实施例到第五实施例作为时钟和数据恢复电路的实施例进 行了说明，但这些实施例可直接应用到锁相环101。
[0196] 本发明的第一到第五实施例已说明了锁相环101和时钟和数据恢复电路。
[0197] 为了减小在加速时钟和数据恢复电路时成为问题的稳定相位误差，电荷泵103的 输出信号被分割成充电电流线和放电电流线。此外，环路滤波器105还被构造成独立地 用于充电电流和放电电流。另外，电压控制振荡器108还被构造成接收基于充电电流的 第一电压信号和基于放电电流的第二电压信号，以控制振荡频率。因而，穿过第一电流源 103a(PM0SFET407)和第二电流源103b(NM0SFET405)的直通电流基本上不可能出现，且减 少了时钟馈通现象。因此，减小了稳定相位误差。
[0198] 根据本发明的上述任一实施例的锁相环101和时钟和数据恢复电路能够抑制电 荷泵103的充电电流和放电电流之间的相互干扰，并因此表现出以下效果。
[0199] (1)减少了充电电流和放电电流之间的交流不匹配。
[0200] (2)在锁相环101的情况下，减少了由电荷泵103的相互干扰造成的稳定相位误 差；因此减少了时钟抖动（clock jitter)。
[0201] (3)在时钟和数据恢复电路的情况下，抑制了由电荷泵103的相互干扰造成的稳 定相位误差和由输入数据模式的变化造成的稳定相位误差的变化；因此，改善了高速数据 再生期间的抗抖动性。
[0202] (4)上述稳定相位误差的减少增加了电路设计中的裕度。因此，电路设计的容差增 力口，且大大地增加了制造集成电路时的产量。而且，能够以较低的难度设计更高频的电路。 换句话说，能够实现增加了数据传输速率的信息处理单元、数字电视接收器等。
[0203] 尽管在上文说明了本发明的实施例，但本发明不限于此，且在不偏离所附权利要 求所界定的发明精神的范围的情况下包括其他变形、修改和应用示例。
[0204] 例如，虽然在上述实施例中具体且详细地阐释了单元和系统的构造以便于理解发 明，但不能将本发明限制为具有所有上述构造的实施例。此外，实施例的构造的一部分可被 替换为其它实施例的构造。另外，实施例的构造可额外地设置有其它实施例的构造。另外， 每个实施例的构造的一部分可额外地设置有其它实施例的构造，或可被省略，或被替换为 其它实施例的构造。
[0205] 此外，上述构造、功能、处理部件等中部分或全部可通过例如由集成电路设计而成 的硬件来实现。此外，上述构造、功能等可以通过使处理器解释并执行用于实现每个功能的 程序的软件来实现。具有用于实现每个能够的程序的形式的信息、表格、文件等可保存在诸 如存储器、硬盘和固态驱动器（SSD)等易失性或非易失性存储设备或诸如1C卡或光盘等记 录媒介中。
[0206] 而且，所描述的控制线和信息线是为了说明而所需的线路，即没必要描述产品中 的所有控制线和信息线。事实上，可以将几乎所有构造视为彼此互连。
[0207] 从本发明的前述实施例能够实现至少如下构造。
[0208] 〈1> 一种时钟和数据恢复电路，其包括：
[0209] 第一电流源，其用于通过第一信号线提供充电电流；
[0210] 第二电流源，其用于通过与所述第一信号线分离地设置的第二信号线提供放电电 流；
[0211] 环路滤波器，其用于将所述充电电流转换成第一电压信号并通过第三信号线输出 所述第一电压信号，并用于将所述放电电流转换成第二电压信号并通过第四信号线输出所 述第二电压信号；
[0212] 电压控制振荡器，其用于接收所述第一电压信号和所述第二电压信号以控制所述 电压控制振荡器的频率；以及
[0213] 相位比较电路，其用于从外部接收数据信号并从所述电压控制振荡器接收时钟信 号，且用于向所述第一电流源和所述第二电流源中的每者提供控制信号并产生恢复时钟信 号和恢复数据信号。
[0214] 〈2>如〈1>所述的时钟和数据恢复电路，其还包括：
[0215] 分频器，其用于将对所述时钟信号进行分频；
[0216] 频率和相位比较电路，其用于接收所述数据信号和由所述分频器输出的经分频的 所述时钟信号，并用于向所述第一电流源和所述第二电流源中每者提供控制信号；
[0217] 多路复用器，其用于选择性地将所述相位比较电路的控制信号和所述频率和相位 比较电路的控制信号输出到所述第一电流源和所述第二电流源；以及
[0218] 锁定检测器，其用于接收所述数据信号和经分频的所述时钟信号以控制所述多路 复用器。
[0219] 〈3>如〈2>所述时钟和数据恢复电路中，其中，所述环路滤波器包括：
[0220] 第一电阻，其第一端连接到所述第一信号线；
[0221] 第二电阻，其连接在所述第二信号线与所述第一电阻的第二端之间；及
[0222] 电容，其连接在所述第一电阻和所述第二电阻的连接点与交流接地节点之间。
[0223] 〈4>如〈3>所述的时钟和数据恢复电路中，其中，所述电压控制振荡器包括：
[0224] 第一电压-电流转换器，其将所述第一电压信号转换成第三电流信号；
[0225] 第二电压-电流转换器，其将所述第二电压信号转换成第四电流信号；及
[0226] 振荡器，其振荡频率由所述第三电流信号和所述第四电流信号控制。
[0227] 〈5>如〈3>所述的时钟和数据恢复电路中，其中，所述电压控制振荡器包括：
[0228] 加法电路，其将所述第一电压信号和所述第二电压信号进行相加；及
[0229] 振荡器，其振荡频率由所述加法电路的输出信号控制。
[0230] 〈6> -种锁相环，其包括：
[0231] 第一电流源，其用于通过第一信号线提供充电电流；
[0232] 第二电流源，其用于通过与所述第一信号线分离地设置的第二信号线提供放电电 流；
[0233] 环路滤波器，其用于将所述充电电流转换成第一电压信号并通过第三信号线输出 所述第一电压信号，且用于将所述放电电流转换成第二电压信号并通过第四信号线输出所 述第二电压信号；
[0234] 电压控制振荡器，其用于接收所述第一电压信号和所述第二电压信号以控制所述 电压控制振荡器的频率；及
[0235] 频率和相位比较电路，其用于从外部接收参考信号并从所述电压控制振荡器接收 振荡信号，且用于向所述第一电流源和所述第二电流源中的每者提供控制信号。
[0236] 〈7>如〈6>所述的锁相环，其中，所述环路滤波器包括：
[0237] 第一电阻，其第一端连接到所述第一信号线；
[0238] 第二电阻，其连接在所述第二信号线与所述第一电阻的第二端之间；及
[0239] 电容，其连接在所述第一电阻和所述第二电阻的连接点与交流接地节点之间。
[0240] 〈8>如〈7>所述的锁相环，其中，所述电压控制振荡器包括：
[0241] 第一电压-电流转换器，其将所述第一电压信号转换成第三电流信号；
[0242] 第二电压-电流转换器，其将所述第二电压信号转换成第四电流信号；及
[0243] 振荡器，其振荡频率由所述第三电流信号和所述第四电流信号控制。
[0244] 〈9>如〈7>所述的锁相环，其中，所述电压控制振荡器包括：
[0245] 加法电路，其将所述第一电压信号和所述第二电压信号进行相加；及
[0246] 振荡器，其振荡频率由所述加法电路的输出信号控制。
[0247] 本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利 要求或其等同物的范围内进行各种修改、组合、次组合及改变。
[0248] 本发明包含与2013年3月21日向日本专利局提交的日本在先专利申请 JP2013-058320的公开内容相关的主题，在这里将该在先申请的全部内容以引用的方式并 入本文。
【权利要求】
1. 一种时钟和数据恢复电路，其包括： 第一电流源，其用于通过第一信号线提供充电电流； 第二电流源，其用于通过与所述第一信号线分离地设置的第二信号线提供放电电流； 环路滤波器，其用于将所述充电电流转换成第一电压信号并通过第三信号线输出所述 第一电压信号，并用于将所述放电电流转换成第二电压信号并通过第四信号线输出所述第 二电压信号； 电压控制振荡器，其用于接收所述第一电压信号和所述第二电压信号以控制所述电压 控制振荡器的频率；以及 相位比较电路，其用于从外部接收数据信号并从所述电压控制振荡器接收时钟信号， 且用于向所述第一电流源和所述第二电流源中的每者提供控制信号并产生恢复时钟信号 和恢复数据信号。
2. 如权利要求1所述的时钟和数据恢复电路，其还包括： 分频器，其用于将对所述时钟信号进行分频； 频率和相位比较电路，其用于接收所述数据信号和由所述分频器输出的经分频的所述 时钟信号，并用于向所述第一电流源和所述第二电流源中每者提供控制信号； 多路复用器，其用于选择性地将所述相位比较电路的控制信号和所述频率和相位比较 电路的控制信号输出到所述第一电流源和所述第二电流源；以及 锁定检测器，其用于接收所述数据信号和经分频的所述时钟信号以控制所述多路复用 器。
3. 如权利要求1或2所述的时钟和数据恢复电路，其中，所述环路滤波器包括： 第一电阻，其第一端连接到所述第一信号线； 第二电阻，其连接在所述第二信号线与所述第一电阻的第二端之间；及 电容，其连接在所述第一电阻和所述第二电阻的连接点与交流接地节点之间或连接在 所述连接点与电源节点之间。
4. 如权利要求3所述的时钟和数据恢复电路，其中，所述环路滤波器是二次环路滤波 器或三次环路滤波器。
5. 如权利要求1或2所述的时钟和数据恢复电路，其中，所述电压控制振荡器包括： 第一电压-电流转换器，其将所述第一电压信号转换成第三电流信号； 第二电压-电流转换器，其将所述第二电压信号转换成第四电流信号；及 振荡器，其振荡频率由所述第三电流信号和所述第四电流信号控制。
6. 如权利要求1或2所述的时钟和数据恢复电路，其中，所述电压控制振荡器包括： 加法电路，其将所述第一电压信号和所述第二电压信号进行相加；及 振荡器，其振荡频率由所述加法电路的输出信号控制。
7. -种锁相环，其包括： 第一电流源，其用于通过第一信号线提供充电电流； 第二电流源，其用于通过与所述第一信号线分离地设置的第二信号线提供放电电流； 环路滤波器，其用于将所述充电电流转换成第一电压信号并通过第三信号线输出所述 第一电压信号，且用于将所述放电电流转换成第二电压信号并通过第四信号线输出所述第 二电压信号； 电压控制振荡器，其用于接收所述第一电压信号和所述第二电压信号以控制所述电压 控制振荡器的频率；及 频率和相位比较电路，其用于从外部接收参考信号并从所述电压控制振荡器接收振荡 信号，且用于向所述第一电流源和所述第二电流源中的每者提供控制信号。
8. 如权利要求7所述的锁相环，其中，所述环路滤波器包括： 第一电阻，其第一端连接到所述第一信号线； 第二电阻，其连接在所述第二信号线与所述第一电阻的第二端之间；及 电容，其连接在所述第一电阻和所述第二电阻的连接点与交流接地节点之间或连接在 所述连接点与电源节点之间。
9. 如权利要求8所述的锁相环，其中，所述环路滤波器是二次环路滤波器或三次环路 滤波器。
10. 如权利要求7-9中任一项所述的锁相环，其中，所述电压控制振荡器包括： 第一电压-电流转换器，其将所述第一电压信号转换成第三电流信号； 第二电压-电流转换器，其将所述第二电压信号转换成第四电流信号；及 振荡器，其振荡频率由所述第三电流信号和所述第四电流信号控制。
11. 如权利要求7-9中任一项所述的锁相环，其中，所述电压控制振荡器包括： 加法电路，其将所述第一电压信号和所述第二电压信号进行相加；及 振荡器，其振荡频率由所述加法电路的输出信号控制。
【文档编号】H03L7/18GK104065380SQ201410096161
【公开日】2014年9月24日 申请日期:2014年3月14日 优先权日:2013年3月21日
【发明者】周志伟, 増田贵志, 藤原彻哉 申请人:索尼公司